SEMICONDUCTOR — DEEP DIVE

GDSII & Tape-out Flow:
GDSII & Tape-out Flow

ENGINEERING

01 บทนำ: Tapeout คืออะไร

ในขั้นตอน Tape-out หรือการส่งมอบแบบผังวงจร (Layout) ไปยังโรงงานผลิต (Foundry) ถือเป็นช่วงเวลาที่วิกฤตที่สุดในวงจรการออกแบบ IC หากเกิดความผิดพลาดแม้เพียงจุดเดียวอาจหมายถึงการสูญเสียต้นทุนหลายล้านดอลลาร์และเวลาหลายเดือนในการผลิตใหม่ ขั้นตอนนี้คือการเปลี่ยนผ่านจากข้อมูลการออกแบบ (GDSII) ไปสู่แผ่นเวเฟอร์จริง

กระบวนการนี้ไม่ใช่เพียงแค่การส่งไฟล์ แต่เป็นการทำ Physical Signoff เพื่อรับประกันว่าวงจรจะทำงานได้อย่างถูกต้องแม่นยำตามข้อกำหนดทางไฟฟ้าและกฎการผลิตของ Foundry โดยต้องผ่านการตรวจสอบความน่าเชื่อถือผ่านกระบวนการ Verification ที่เข้มงวดหลายระดับ ตั้งแต่ระดับโครงสร้าง (Layout vs Schematic) จนถึงผลกระทบทางฟิสิกส์ของสายสัญญาณในระดับนาโนเมตร

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Physical Verification & Tape-out
ทำ DRC/LVS/ERC ด้วย Calibre, parasitic extraction (StarRC/QRC), post-layout STA, SI analysis (crosstalk, glitch) แล้วส่ง GDSII ให้ foundry
Tools: Mentor Calibre, Synopsys StarRC, Cadence QRC
Related: DRC / LVS / ERC (Calibre) · Parasitic Extraction · Signal Integrity & Crosstalk
Path: IC Design Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ Signoff คือการวิเคราะห์ผลกระทบทางกายภาพที่เกิดขึ้นจาก Parasitics (R, C, L) โดยเมื่อเทคโนโลยีลดลงไปสู่ระดับ Sub-5nm ค่าความต้านทานและความจุของสายสัญญาณ (Interconnect) กลายเป็นปัจจัยหลักที่กำหนดความเร็วของวงจร โดยมีสมการพื้นฐานของ RC Delay คือ:

$ \tau \approx R_{wire} \times C_{wire} $

ในแง่ของ Signal Integrity (SI) การวิเคราะห์ Crosstalk เป็นสิ่งจำเป็นเนื่องจากแรงดันไฟฟ้ากระโดดข้ามระหว่างเส้นลวดที่อยู่ใกล้กัน (Capacitive Coupling) ซึ่งคำนวณจากสูตรพื้นฐานของ Coupling Capacitance: $ C_{c} = \epsilon \frac{A}{d} $ โดยที่ $d$ คือระยะห่างระหว่างสายสัญญาณ หาก $d$ น้อยลง $C_c$ จะสูงขึ้น ส่งผลให้เกิดความล่าช้า (Crosstalk Delay) หรือสัญญาณรบกวน (Glitch) ที่ส่งผลต่อความถูกต้องของ Logic ภายในชิป

03 วิธีการและเทคนิค

กระบวนการ Tape-out เริ่มต้นจากการทำ Physical Verification เพื่อตรวจสอบกฎการผลิตโดยใช้เครื่องมืออย่าง Mentor Calibre ได้แก่ DRC (Design Rule Check) เพื่อหาจุดที่ผิดพลาดเชิงมิติ, LVS (Layout vs Schematic) เพื่อเทียบเคียงความถูกต้องของวงจร และ ERC (Electrical Rule Check) เพื่อตรวจหาจุดที่เกิด Short หรือ Open circuit ของไฟเลี้ยง

หลังจากผ่าน DRC/LVS ขั้นตอนถัดมาคือ Parasitic Extraction (PEX) ด้วยเครื่องมืออย่าง Synopsys StarRC หรือ Cadence QRC เพื่อดึงค่า R และ C ที่แฝงอยู่ในตัวนำนำออกมาทำเป็นไฟล์ SPEF (Standard Parasitic Exchange Format) จากนั้นจึงนำไฟล์นี้ไปทำ Post-layout STA เพื่อเช็ค Timing ภายใต้สภาวะ Worst-case และ Best-case เพื่อให้มั่นใจว่าชิปจะไม่ทำงานผิดพลาดก่อนที่จะสร้าง GDSII ส่งให้ Foundry

04 เทคนิคขั้นสูง

ในเทคโนโลยีขั้นสูง (Sub-5nm) ความท้าทายหลักอยู่ที่ Electromigration (EM) และ IR Drop ซึ่งเกี่ยวข้องกับความหนาแน่นกระแสไฟฟ้าที่ไหลผ่านสายโลหะขนาดเล็กมาก ซึ่งอาจทำให้โลหะเคลื่อนที่จนขาด (Open) หรือลัดวงจร (Short) ได้เมื่อใช้งานไปนานๆ วิศวกรจึงต้องทำ EM Analysis อย่างเข้มงวด

นอกจากนี้ ปัญหาเรื่อง Thermal-aware Timing Analysis เริ่มมีความสำคัญมากขึ้น เนื่องจากความร้อนที่สะสมในจุด Hotspot ส่งผลโดยตรงต่อความเร็วในการสวิตช์ของทรานซิสเตอร์ (Carrier Mobility ลดลงตามอุณหภูมิ) การแก้ปัญหาเหล่านี้ต้องใช้เทคนิค Multi-corner Multi-mode (MCMM) ในการทำ STA เพื่อให้ครอบคลุมทุกสภาวะการใช้งานที่อาจเกิดขึ้นจริงในสนาม

05 เครื่องมือและอุปกรณ์

ในอุตสาหกรรม Semiconductor วิศวกรต้องทำงานร่วมกับ EDA Tools จากบริษัทชั้นนำเพื่อให้ได้มาตรฐานระดับโลก:

Physical Verification: Mentor (Siemens) Calibre เป็นมาตรฐานอุตสาหกรรมสำหรับ DRC/LVS
Parasitic Extraction: Synopsys StarRC และ Cadence QRC/Quantus เป็นที่ยอมรับในการคำนวณค่า R, C ที่แม่นยำสูง
Timing Signoff: Synopsys PrimeTime หรือ Cadence Tempus เพื่อการวิเคราะห์ STA ที่รวดเร็ว

เครื่องมือเหล่านี้ทำงานร่วมกันผ่านรูปแบบไฟล์มาตรฐาน เช่น GDSII (Graphic Design System II) และ OASIS เพื่อส่งมอบงานออกแบบให้กับ Foundry โดย Foundry จะใช้เครื่องมือ metrology ระดับสูงจากบริษัทอย่าง ASML (Lithography) หรือ AMAT ในการตรวจสอบความถูกต้องก่อนเริ่มผลิต

06 การประยุกต์ใช้ในอุตสาหกรรม

Foundry ยักษ์ใหญ่เช่น TSMC, Samsung, และ Intel ต่างมีระบบ PDK (Process Design Kit) ที่ซับซ้อนเพื่อให้วิศวกรใช้ในการทำ Signoff ภารกิจของบริษัทเหล่านี้คือการแปลไฟล์ GDSII ให้กลายเป็นโครงสร้างทางกายภาพบนซิลิคอนผ่านกระบวนการ Photolithography ที่แม่นยำระดับอะตอม

Impact: ความผิดพลาดในขั้นตอน Tape-out คือต้นทุนที่แพงที่สุดในโลกเซมิคอนดักเตอร์ การทำ Signoff ที่สมบูรณ์แบบไม่เพียงแต่รับประกันการทำงานของชิป แต่ยังช่วยเพิ่ม Yield ในกระบวนการผลิต (Manufacturing Yield) ซึ่งเป็นดัชนีชี้วัดความสามารถในการแข่งขันของบริษัท IC Design และความมั่นคงของห่วงโซ่อุปทานเทคโนโลยีโลก