GDSII / OASIS Tape-out Flow
Mask Data Prep (MDP), Reticle Fracturing & Silicon Release
Tape-out (เทปเอาต์) คือหมุดหมายสำคัญที่สุดของโครงการออกแบบชิปเซ็ต ที่แสดงว่าการออกแบบเสร็จสมบูรณ์ 100% และพร้อมส่งมอบไฟล์กราฟิกเลย์เอาต์ (GDSII / OASIS) ไปยังโรงหล่อ (Foundry เช่น TSMC, Samsung, Intel, GF) เพื่อดำเนินการสร้างชุดหน้ากากโฟโตมาสก์ (Reticle Mask Sets) และเริ่มกระบวนการผลิตเวเฟอร์จริง
ตรวจสอบ Signoff Checklist ครบทุกข้อ (DRC, LVS, ERC, STA, SI, EM, IR-Drop), ทำ DFM Dummy Fill, แปลงไฟล์เป็น OASIS, ทำ Mask Fracturing (MEBES) ร่วมกับ Foundry และตรวจรับ Silicon First-Article Wafers
Industry Tools: Siemens Calibre MDPview, Synopsys CATS, Cadence MaskComposer, KLA Reticle Inspection
Related: DRC / LVS Physical Verification · Static Timing Analysis (STA) · Photolithography & Reticle Fabrication · Multi-Layer Layout Lab
Role: Tape-out Program Manager / Physical Design Signoff Lead / Mask Data Prep Specialist
01 ที่มาของคำว่า "Tape-out" และความสำคัญในยุคนาโนเมตร
ในยุคแรกเริ่มของการออกแบบวงจรรวม ข้อมูลเลย์เอาต์มีขนาดใหญ่มากจนต้องบันทึกลงในม้วนเทปแม่เหล็ก (Magnetic Tape) แล้วขับรถนำเทปไปส่งให้โรงหล่อ จึงเป็นที่มาของคำว่า "Tape-out"
ในยุคปัจจุบัน แม้การส่งมอบจะผ่านเครือข่ายความเร็วสูงที่มีการเข้ารหัสอย่างปลอดภัย (SFTP / Dedicated Foundry Portal) แต่คำว่า Tape-out ยังคงหมายถึงจุดตัดสินที่ ไม่อาจย้อนกลับได้ (Point of No Return) เพราะการสั่งผลิตชุดหน้ากาก Mask Set ในโหนดระดับ 3nm/2nm มีมูลค่าสูงถึง $30-45 ล้านดอลลาร์สหรัฐ หากเกิดข้อผิดพลาดเพียงจุดเดียวจนต้องทำ Re-spin (ผลิตหน้ากากใหม่) จะส่งผลให้บริษัทสูญเสียเงินมหาศาลและพลาดช่วงเวลาเปิดตัวสินค้าในตลาด (Time-to-Market)
02 Signoff Master Checklist: ตารางการตรวจสอบก่อนปล่อยชิป
ก่อนที่คณะกรรมการ Tape-out Review Board จะอนุมัติให้ปล่อยไฟล์ ทุกรายการต่อไปนี้จะต้องมีสถานะ CLEAN (Zero Violations):
| การตรวจสอบ (Signoff Domain) | เครื่องมือมาตรฐาน | เกณฑ์การผ่าน (Pass Criteria) |
|---|---|---|
| Design Rule Check (DRC) | Siemens Calibre nmDRC / Synopsys ICV | 0 Violations ตาม Golden Foundry Runset (รวมทั้ง Antenna และ Cut-Mask) |
| Layout vs Schematic (LVS) | Siemens Calibre nmLVS / Cadence Pegasus | Correctness 100% (Pin matching, Device count, Property tolerance < 0.1%) |
| Electrical Rule Check (ERC) | Calibre PERC | 0 Substrate shorts, Well-tap frequency clean, 0 Floating gates |
| Static Timing Analysis (STA) | Synopsys PrimeTime / Cadence Tempus | Setup Slack ≥ 0 ps, Hold Slack ≥ 0 ps ในทุก MCMM PVT Corners ($3\sigma$ POCV) |
| Signal Integrity & Glitch (SI) | PrimeTime SI | Noise Margin Violation = 0, Crosstalk induced delta delay verified |
| Dynamic IR-Drop & EM | Ansys RedHawk-SC / Cadence Voltus | Peak IR-Drop ≤ 5% $V_{dd}$, Current density ≤ Black's Law EM Limits |
| Design for Manufacturing (DFM) | Calibre YieldEnhancer | CMP Metal Density Fill 20-80%, Litho hotspot score < Threshold |
03 โครงสร้างข้อมูล GDSII vs OASIS Format
รูปแบบไฟล์เลย์เอาต์มีวิวัฒนาการสำคัญเพื่อรับมือกับขนาดข้อมูลชิปที่พุ่งทะลุระดับเทราไบต์ (Terabytes):
GDSII (Stream Format)
มาตรฐาน 16-bit binary record format ตั้งแต่ปี 1978 เก็บข้อมูลรูปหลายเหลี่ยม (Boundary) ด้วยพิกัดสัมบูรณ์แบบซ้ำซ้อน ทำให้ไฟล์ชิปยุคใหม่อาจมีขนาดใหญ่เกิน $1\text{ TB}$ ส่งผลให้โหลดและตรวจสอบช้ามาก
OASIS (SEMI P39)
มาตรฐานใหม่ที่ใช้ระบบ Modal Variables และ Cell Repetition Arrays ทำให้ลดขนาดไฟล์ลงได้ถึง 80–90% เมื่อเทียบกับ GDSII และประมวลผล Mask Fracturing ได้เร็วกว่าหลายเท่า
04 Mask Data Preparation (MDP), OPC & Inverse Lithography
หลังจากโรงหล่อได้รับไฟล์เลย์เอาต์ ข้อมูลจะเข้าสู่กระบวนการเตรียมหน้ากาก (MDP):
05 การวาง Frame, PCM Test Keys & Scribeline
ชิปของผู้ใช้จะถูกนำไปวางลงบน Reticle Field ขนาดมาตรฐาน ($26\text{ mm} \times 33\text{ mm}$ หรือ $26\text{ mm} \times 16.5\text{ mm}$ สำหรับ High-NA EUV) โดยมีองค์ประกอบรอบข้าง:
- Process Control Monitor (PCM) Test Keys: โครงสร้างทดสอบทางกายภาพที่วางอยู่ในร่องตัดถนน (Scribeline / Kerf) เพื่อใช้วัดค่า $V_{th}, I_{on}, I_{off}$, Sheet Resistance, และ Via Contact Resistance หลังกระบวนการผลิตเสร็จสิ้น
- Optical Alignment & Overlay Targets: มาร์กเกอร์เลเซอร์สำหรับการจัดตำแหน่งหน้ากากในแต่ละสเต็ปการฉายแสง
- Wafer Edge Exclusion Zone: ขอบนอกสุดของเวเฟอร์ $2-3\text{ mm}$ ที่ห้ามวาง Die เนื่องจาก Yield ต่ำมาก
06 Multi-Project Wafer (MPW Shuttle) vs Full-Mask Set Economics
ในการเลือกรูปแบบการเทปเอาต์เพื่อความคุ้มค่าสูงสุด:
| ประเภทการเทปเอาต์ | MPW Shuttle (Multi-Project Wafer) | Full-Mask Dedicated Tape-out |
|---|---|---|
| การแชร์พื้นที่หน้ากาก | หลายบริษัทแชร์พื้นที่บน Reticle เดียวกัน แบ่งต้นทุนค่า Mask Set | ครอบครองพื้นที่ Reticle ทั้งหมดคนเดียว ได้ชิปเต็มกำลังการผลิตเวเฟอร์ |
| ต้นทุนเฉลี่ย | ต่ำมาก (ประมาณ $10,000 – $500,000 ตามขนาด Die และโหนด) | สูงมาก ($2M สำหรับ 28nm ถึง $35M+ สำหรับ 3nm GAAFET) |
| จำนวน Die ที่ได้รับ | 40 – 200 ตัวอย่าง (Sample Chips) | หลายหมื่นถึงหลายล้าน Die ตามปริมาณเวเฟอร์ที่สั่งผลิต |
| เหมาะสำหรับ | การทดสอบ Silicon Prototype, งานวิจัยในมหาวิทยาลัย, IP Validation | การผลิตจำนวนมากเชิงพาณิชย์ (High-Volume Manufacturing - HVM) |
07 ขั้นตอน Foundry Handoff & Tape-out Review
เมื่อทุกอย่างพร้อม จะเข้าสู่กระบวนการ Handoff อย่างเป็นทางการ:
- Signoff Data Package Delivery: ส่งไฟล์ OASIS/GDSII, Top-level Netlist, Checksum (MD5/SHA-256), และ Tape-out Form (TOF) ผ่านระบบ Secure Transfer
- Foundry In-House Verification: โรงหล่อจะรัน Automated In-House QA เพื่อตรวจสอบ Layer Mapping, Critical Dimensions และ Frame Merging
- Tape-out Signoff Authorization: วิศวกรทั้งสองฝ่ายร่วมเซ็นอนุมัติ Mask Release Approval เพื่อเริ่มสลักหน้ากาก Quartz Reticle ทันที
08 ปฏิบัติการบน Multi-Layer GDSII Layout Inspector Lab
คุณสามารถฝึกฝนการตรวจสอบโครงสร้างเลเยอร์ GDSII, การตรวจสอบระยะห่าง Mask Boundaries และการวิเคราะห์โครงสร้างเซลล์ก่อน Tape-out ได้ในแล็บจำลองของ SemiMatrix:
IC Layout & Multi-Layer GDSII Inspector
สำรวจโครงสร้างเลย์เอาต์มัลติเลเยอร์ SkyWater 130nm & FinFET, ตรวจสอบการซ้อนทับของหน้ากาก, และทดลองสลับเลเยอร์ในเบราว์เซอร์