PHYSICAL VERIFICATION & INTERCONNECT MODELING

Parasitic Extraction (PEX)
Synopsys StarRC, 3D Field Solvers & SPEF Modeling

StarRC / Quantus QRC / Calibre xACT 3D Field Solver (Raphael/FastCap) Middle-of-Line (MOL) RC IEEE 1481 SPEF Standard

ในชิประดับนาโนเมตร (Sub-5nm และ FinFET/GAAFET) ความล่าช้าของสัญญาณ (Propagation Delay) กว่า 70% ไม่ได้เกิดขึ้นจากตัวทรานซิสเตอร์ แต่เกิดจากค่าความต้านทาน (R) และความจุไฟฟ้าแฝง (C) ในเส้นลวดโลหะ (Interconnects) กระบวนการสกัด Parasitic Extraction (PEX) จึงเป็นสะพานเชื่อมชี้ขาดในการแปลงกราฟิกเลย์เอาต์กลับมาเป็นวงจรสมมูลไฟฟ้าที่แม่นยำ

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Parasitic Extraction & Post-Layout Timing
สกัดค่า R, C, CC (Coupling Cap) ด้วย Synopsys StarRC หรือ Cadence Quantus, สร้างไฟล์ SPEF และส่งต่อไปยัง Synopsys PrimeTime เพื่อทำ Signoff STA และ Ansys RedHawk เพื่อทำ Dynamic IR Drop
Industry Tools: Synopsys StarRC, Cadence Quantus (QRC), Siemens Calibre xACT / xL, Synopsys Raphael 3D
Related: DRC / LVS Physical Verification · Static Timing Analysis & SDC · Signal Integrity & Crosstalk · SPICE Simulation Lab
Role: Parasitic Extraction Engineer / Signoff Timing Specialist / Interconnect Modeling Engineer

01 ทำไม Parasitic Extraction จึงเป็นหัวใจของ Signoff?

ในการจำลองวงจรก่อนทำเลย์เอาต์ (Pre-layout Simulation) สายสัญญาณจะถูกมองว่าเป็นตัวนำอุดมคติที่ไม่มีความต้านทานหรือความจุไฟฟ้า ($R = 0, C = 0$) แต่ในความเป็นจริงบนแผ่นเวเฟอร์:

ความต้านทานของเส้นโลหะ (Interconnect Resistance): ในโหนดต่ำกว่า 5nm ความกว้างของเส้นลวด M0/M1 ลดลงเหลือเพียง $12-16\text{ nm}$ ส่งผลให้ความต้านทานพุ่งสูงขึ้นถึงหลายกิโลโอห์มต่อมิลลิเมตร ($> 5\text{ k}\Omega/\text{mm}$)
ความจุไฟฟ้าคู่ควบ (Coupling Capacitance $C_{c}$): ระยะห่างระหว่างสายไฟที่ชิดกันมากทำให้ $C_c$ มีสัดส่วนมากกว่า $70-80\%$ ของความจุไฟฟ้าทั้งหมด นำไปสู่ปัญหา Crosstalk Noise และ Miller Delay Degradation
Via Resistance: รูเวียที่เชื่อมต่อระหว่างชั้นโลหะมีความต้านทานสูงถึง $50-200\ \Omega$ ต่อหนึ่งจุดเวีย การวาง Multi-cut Via จึงมีความสำคัญยิ่งยวด

02 ทฤษฎีสนามไฟฟ้าและสมการสกัดค่า RC (Physics & Formulas)

การคำนวณ Parasitics อาศัยสมการของ Maxwell และฟิสิกส์ของตัวนำระดับนาโนเมตร:

1. FREESTANDING & MULTI-LAYER INTERCONNECT RESISTANCE

R_{\text{wire}} = \rho(T) \cdot \frac{L}{W \cdot H} = R_{\text{sheet}} \cdot \left(\frac{L}{W}\right) + 2 R_{\text{contact}}

เมื่อ $\rho(T) = \rho_0 [1 + \alpha(T - T_0)]$ คือสภาพต้านทานที่ขึ้นกับอุณหภูมิ, $L, W, H$ คือความยาว ความกว้าง และความหนาของเส้นโลหะ ในโหนดเล็ก สภาพต้านทาน $\rho$ จะเพิ่มขึ้นแบบไม่เป็นเชิงเส้นเนื่องจากการกระเจิงของอิเล็กตรอนที่ผิวโลหะ (Surface Scattering) และรอยต่อเกรน (Grain Boundary Scattering) ตามแบบจำลองของ Fuchs-Sondheimer

2. COUPLING CAPACITANCE & MILLER EFFECT DELAY

C_{\text{eff}} = C_{\text{ground}} + \sum_{k} M_k \cdot C_{c, k} \quad \text{where} \quad M_k = 1 - \frac{\Delta V_{\text{aggressor}}}{\Delta V_{\text{victim}}}

Miller Factor ($M_k$) มีค่าอยู่ระหว่าง $0 \le M_k \le 2$ หาก Aggressor สวิตช์ในทิศทางตรงกันข้ามกับ Victim (In-phase vs Out-of-phase), $M_k \to 2$ ความจุไฟฟ้าแฝงจะเพิ่มขึ้นเป็น 2 เท่า ทำให้เกิดความล่าช้าสูงสุด (Worst-case Delay) หากสวิตช์ในทิศทางเดียวกัน $M_k \to 0$ สัญญาณจะวิ่งเร็วเกินไปจนเกิด Hold Time Violation

3. ELMORE DELAY FOR DISTRIBUTED RC TREES

\tau_{\text{Elmore}} = \sum_{i} R_i \cdot C_{\text{downstream}, i} = \sum_{i} R_i \sum_{j \in \text{descendants}(i)} C_j

สมการ Elmore Delay ใช้ประมาณค่าเวลาหน่วงของสัญญาณในโครงข่ายต้นไม้ RC กระจายตัว (Distributed RC Network) ซึ่งเป็นรากฐานของโปรแกรม Static Timing Analysis

03 3D Field Solvers vs 2.5D Pattern Matchers

ในการทำงานจริง เครื่องมือ PEX จะแบ่งสถาปัตยกรรมออกเป็น 2 กลุ่มหลักตามความเร็วและความแม่นยำ:

เกณฑ์การเปรียบเทียบ	3D Field Solver (เช่น Synopsys Raphael, Ansys HFSS)	2.5D Pattern Matcher (เช่น StarRC, Quantus QRC)
อัลกอริทึมหลัก	แก้สมการอนุพันธ์ย่อย Laplace $\nabla^2 V = 0$ หรือ Boundary Element Method (BEM)	ใช้สูตรพหุนาม (Look-Up Table) และ Pattern Matching ที่ Calibrate ล่วงหน้า
ความแม่นยำ	Gold Standard (คลาดเคลื่อน < 1% เมื่อเทียบกับ Silicon)	ความแม่นยำระดับ Signoff (คลาดเคลื่อน < 2-3% เทียบกับ 3D Solver)
ความเร็วในการรัน	ช้ามาก (เหมาะกับโครงสร้างขนาดเล็ก < 1,000 Transistors)	เร็วมาก (สามารถสกัดชิปขนาดหลายพันล้านทรานซิสเตอร์ได้ในเวลาไม่กี่ชั่วโมง)
การใช้งานหลัก	การสร้าง PDK Extraction Techfile และวิเคราะห์ Memory Bitcell ซับซ้อน	Full-Chip SoC Signoff, Standard Cell Characterization และ Top-Level PEX

04 Middle-of-Line (MOL) & FinFET/GAAFET Parasitics

ในเทคโนโลยีขั้นสูง โครงสร้างระหว่างทรานซิสเตอร์ (FEOL) กับชั้นโลหะเดินสาย (BEOL) เรียกว่า Middle-of-Line (MOL) ซึ่งประกอบด้วยชั้น Contact พิเศษ เช่น MP (Contact over Poly Gate), MD/CB (Contact over Diffusion), และ VIA0

Gate-to-Contact Fringe Capacitance ($C_{of}$): ความจุไฟฟ้าแฝงระหว่างขอบข้างของ Gate High-k/Metal กับเนื้อโลหะ Contact ด้านข้าง
Source/Drain Spreading Resistance: ความต้านทานภายในเนื้อซิลิคอน-เจอร์เมเนียม (SiGe) Epitaxy บริเวณรอยต่อของ Nanosheets
Backside Nano-TSV Resistance: ในโหนดที่ใช้ BSPDN ค่าความต้านทานและ Inductance ของ Nano-TSV ต้องถูกสกัดเข้าสู่ Power Network Matrix อย่างละเอียด

05 Process Corners: Cbest, Cworst, RCbest, RCworst

โรงหล่อเซมิคอนดักเตอร์จะให้โมเดลการสกัด Parasitic ในสภาวะขอบเขตกระบวนการผลิต (Process Corners) ที่หลากหลาย:

CORNER 1

Cbest / Cmin

ความหนาและขนาดเส้นโลหะบางที่สุด ช่องว่างกว้างที่สุด ค่า Capacitance ต่ำสุด ความต้านทานสูงขึ้น ใช้ตรวจสอบ Hold Time / Fast Path

CORNER 2

Cworst / Cmax

เส้นโลหะหนาและกว้างที่สุด ช่องว่างแคบที่สุด ค่า Capacitance สูงสุด ใช้ตรวจสอบ Setup Time / Dynamic Power

CORNER 3

RCbest / Rmin

เส้นโลหะกว้างและความต้านทานต่ำพิเศษ ค่าหน่วงเวลา $RC$ ต่ำสุด สัญญาณเดินทางเร็วที่สุด ตรวจสอบ Minimum Delay

CORNER 4

RCworst / Rmax

ความต้านทานสูงสุดและ Capacitance สูงปานกลาง ผลคูณ $R \times C$ สูงสุด ตรวจสอบ Worst-case Setup Slack ในเส้นทางสายยาว

06 โครงสร้างไฟล์ SPEF (Standard Parasitic Exchange Format)

ผลลัพธ์จาก PEX จะถูกส่งออกเป็นไฟล์ SPEF (IEEE 1481 Standard) หรือ DSPF (Detailed Standard Parasitic Format) ด้านล่างนี้คือตัวอย่างโครงสร้างข้อมูลในไฟล์ SPEF จริง:

                *SPEF "IEEE 1481-1999"

                *DESIGN "core_alu_32b"

                *DATE "Wed Sep 02 13:30:00 2026"

                *VENDOR "Synopsys StarRC Version V-2026.03"

                *T_UNIT 1.0 PS

                *C_UNIT 1.0 FF

                *R_UNIT 1.0 OHM
              
*D_NET data_bus[15] 24.850
*CONN

              *I u_alu/u_adder/A[15] I *C 12.4 8.2

              *I u_regfile/Q[15] O *C 4.1 2.1
*CAP

              1 data_bus[15]:1 4.250

              2 data_bus[15]:2 3.120

              3 data_bus[15]:3 clk_tree_buf/Z 8.450  // Cross-coupling Cap to Clock Net
*RES

              1 data_bus[15]:1 data_bus[15]:2 45.20

              2 data_bus[15]:2 u_alu/u_adder/A[15] 18.50
*END

07 โฟลว์การรัน StarRC & Quantus Signoff Extraction

ในการสร้างคำสั่งสกัด PEX อัตโนมัติ วิศวกรจะเขียนสคริปต์ Command File (เช่น StarRC Command Deck):

TCAD_GRD_FILE: tsmc_n3_1p12m.nxtgrd — ระบุไฟล์คุณสมบัติไดอิเล็กทริกและโลหะของเทคโนโลยี
COUPLING_ABS_THRESHOLD: 0.1 fF — ตัด Coupling Cap ขนาดเล็กมากเพื่อลดขนาดไฟล์ SPEF และเร่งความเร็ว STA
OPERATING_TEMPERATURE: 125 — กำหนดอุณหภูมิสกัดเพื่อจำลองสภาวะ Worst-Case Thermal Resistance
EXTRACTION: RC หรือ EXTRACTION: RCC — สกัดทั้ง Resistance, Ground Cap และ Coupled Cap ครบถ้วน

08 ปฏิบัติการจำลองวงจรใน SPICE Simulation Lab

คุณสามารถนำค่าความต้านทานและความจุไฟฟ้าแฝงไปทดสอบพฤติกรรมการตอบสนองชั่วขณะ (Transient Response) และวิเคราะห์เวลาหน่วง (Propagation Delay) ได้ในห้องทดลองจำลอง SPICE ของเรา:

SPICE Circuit Simulator Lab

ทดลองต่อวงจร RC Transmission Line, ปรับค่า Coupling Capacitance และสังเกตปรากฏการณ์ Miller Effect ต่อรูปคลื่นสัญญาณได้ทันที

เปิดห้องแล็บ SPICE →