PHYSICAL VERIFICATION & TAPE-OUT SIGNOFF

DRC, LVS & ERC Physical Verification
Siemens Calibre, SVRF Rule Decks & Deep-Submicron Signoff

Calibre nmDRC / Calibre nmLVS SVRF / TVF Decks Antenna & Latch-up FinFET / GAAFET EPE

Physical Verification คือปราการด่านสุดท้ายที่สำคัญที่สุดในการออกแบบวงจรรวม (IC Design) เพื่อรับประกันว่า Layout กราฟิก (GDSII / OASIS) สอดคล้องกับขีดจำกัดทางฟิสิกส์ของโรงหล่อ (Foundry Design Rules) และทำงานตรงตาม Schematic วงจรไฟฟ้า 100% ก่อนส่งเข้าสู่กระบวนการสร้างมาสก์ (Mask Manufacturing) ซึ่งมีมูลค่าสูงถึงหลายล้านดอลลาร์

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Physical Verification & Tape-out Signoff
รัน DRC / LVS / ERC / Antenna ด้วย Siemens Calibre, Cadence Pegasus หรือ Synopsys IC Validator, สกัด Parasitics (PEX) ด้วย StarRC / Quantus, วิเคราะห์ Dynamic IR Drop และแก้ไข DRC Violations ในระดับ FinFET / GAAFET
Industry Tools: Siemens Calibre (nmDRC, nmLVS, PERC), Synopsys ICV, Cadence Pegasus, Synopsys StarRC
Related: Parasitic Extraction (PEX) · Signal Integrity & Crosstalk · GDSII / OASIS Tape-out Flow · Multi-Layer Layout Inspector Lab
Role: Physical Verification Engineer / Physical Design Signoff Specialist / Mask Data Prep Engineer

01 ภาพรวม Physical Verification ในกระบวนการผลิตชิป

ในกระบวนการออกแบบ VLSI หลังจากที่ขั้นตอน Place & Route (P&R) หรือการวาด Custom Analog Layout เสร็จสมบูรณ์ ไฟล์เลย์เอาต์จะถูกส่งออกในรูปแบบ GDSII (Stream Format) หรือ OASIS (Open Artwork System Interchange Standard) เพื่อเข้าสู่กระบวนการ Physical Verification ซึ่งประกอบด้วย 4 เสาหลักสำคัญ:

01. DRC

Design Rule Check

ตรวจสอบความถูกต้องทางเรขาคณิต เช่น Min Width, Min Spacing, Enclosure, Metal Density และ End-of-Line (EOL) Spacing ตามข้อกำหนดของ Foundry

02. LVS

Layout vs Schematic

สกัดวงจรไฟฟ้าจริงจากเลย์เอาต์ (Device Extraction) แล้วเทียบกราฟ Topology, พารามิเตอร์ $W/L$, จำนวนนิ้ว (Fingers) และ Net connectivity กับ Golden Schematic

03. ERC

Electrical Rule Check

ตรวจจับความผิดปกติทางไฟฟ้าเชิงโครงสร้าง เช่น Well-Tap Spacing ป้องกัน Latch-up, Floating Gates, Shorted Power Domains และ Substrate Diode Biasing

04. ANTENNA

Plasma Antenna Rules

คำนวณอัตราส่วนพื้นที่โลหะต่อพื้นที่เกตออกไซด์ เพื่อป้องกันการสะสมประจุพลาสมา (Plasma Charging Damage) ในระหว่างกระบวนการ Reactive Ion Etching (RIE)

02 ทฤษฎีและสมการฟิสิกส์ (Physics & Mathematical Rules)

กฎ DRC ไม่ได้ถูกกำหนดขึ้นมาแบบสุ่ม แต่มีที่มาจากขีดจำกัดทางฟิสิกส์ของกระบวนการโฟโตลิโทกราฟี (Optical Diffraction), การกัดกรด (Etch Bias), การขัดเรียบ CMP (Dishing & Erosion) และความทนทานต่อสนามไฟฟ้าของวัสดุ (Dielectric Breakdown)

1. ANTENNA RATIO (PLASMA INDUCED GATE OXIDE STRESS)

\text{PAR} = \frac{\sum_{i=1}^{M} A_{\text{metal}, i} + \alpha \sum_{j=1}^{V} A_{\text{via}, j}}{A_{\text{gate}}} \le \text{MaxPAR}_{\text{foundry}}

เมื่อ $A_{\text{metal}}$ คือพื้นที่หน้าตัดโลหะที่เชื่อมต่อกับเกตในชั้นที่กำลังถูกกัดด้วยพลาสมา, $A_{\text{gate}}$ คือพื้นที่เกตออกไซด์ ($W \times L$), และ $\alpha$ คือตัวคูณน้ำหนักประจุของชั้นเวีย (Via weighting factor) หากค่าเกินเกณฑ์ สนามไฟฟ้าเหนี่ยวนำจะทะลุ Fowler-Nordheim Tunneling จนออกไซด์พังทลาย ($E_{ox} > 10\text{ MV/cm}$)

2. LATCH-UP CRITICAL GAIN CONDITION & TAP SPACING

\beta_{NPN} \cdot \beta_{PNP} \ge 1 \quad \implies \quad I_{\text{trigger}} \cdot R_{\text{well/sub}} \ge V_{BE,\text{on}} \approx 0.7\text{ V}

โครงสร้าง CMOS มี Parasitic SCR (Thyristor) แฝงอยู่ระหว่าง P+ Diffusion, N-Well, P-Substrate และ N+ Diffusion กฎ Well-Tap Spacing บังคับให้ระยะห่างสูงสุดระหว่างทรานซิสเตอร์กับ Tap ต้องสอดคล้องกับ $R_{\text{sub}} \le \frac{V_{BE,\text{on}}}{I_{\text{noise}}}$ เพื่อป้องกันการเกิด Latch-up อย่างถาวร

3. CHEMICAL MECHANICAL PLANARIZATION (CMP) DENSITY WINDOW

D_{\text{target, min}} \le \frac{\iint_{\text{Window}} A_{\text{metal}}(x,y)\,dx\,dy}{W_{\text{step}} \times H_{\text{step}}} \le D_{\text{target, max}}

สำหรับหน้าต่างสไลด์ (Sliding Window ขนาด $20\mu\text{m} \times 20\mu\text{m}$ หรือ $50\mu\text{m} \times 50\mu\text{m}$) ความหนาแน่นของชั้นโลหะต้องอยู่ระหว่าง $20\% - 80\%$ หากต่ำเกินไปจะเกิด Oxide Erosion หากสูงเกินไปจะเกิด Metal Dishing ส่งผลให้เกิดความแปรปรวนของความต้านทานสายไฟ ($\Delta R$)

03 โฟลว์การตรวจสอบและสกัดเน็ตลิสต์ (Physical Verification Flow)

โฟลว์การทำงานระดับอุตสาหกรรมด้วยเครื่องมือชั้นนำ เช่น Siemens Calibre Interactive / RVE มีขั้นตอนมาตรฐานดังนี้:

GDSII / OASIS Stream In & Layer Boolean Operations

โปรแกรมโหลดไฟล์เลย์เอาต์และแตกโครงสร้าง Layer ตามเลข GDS Data Type เช่น Layer 1.0 (Diffusion), Layer 2.0 (Poly), Layer 3.0 (Contact) จากนั้นสร้างชั้นจำลอง (Derived Layers) ด้วยการทำ Boolean OR, AND, NOT เช่น Gate = Poly AND Diffusion

nmDRC Execution & Geometry Rule Checks

ตรวจสอบกฎมิติทางกายภาพระดับนาโนเมตร เช่น Minimum Width, Minimum Space, Corner-to-Corner Space, Wide Metal Spacing Table, Enclosure ของ Via บน Metal, และ Minimum Area

Device Recognition & Connectivity Extraction (LVS Extraction)

ระบุตัวอุปกรณ์ (NMOS, PMOS, FinFET, Resistors, MIM Caps, Diodes) พร้อมทั้งคำนวณค่า $W, L, \text{NF}, \text{AS}, \text{AD}$ และสร้างวงจรไฟฟ้า Layout Netlist จาก Node Connectivity ที่เชื่อมต่อผ่าน Contacts และ Metal Layers

Netlist Comparison & Graph Isomorphism (LVS Compare)

เปรียบเทียบ Layout Netlist กับ Schematic Netlist (SPICE) โดยใช้อัลกอริทึม Graph Matching พร้อมทำการยุบอุปกรณ์ขนาน/อนุกรม (Parallel/Series MOS reduction) และตรวจสอบ Pin Swapping ที่สมมาตร (เช่น Source/Drain ของ MOS หรือขา Input ของ Logic Gates)

Electrical Rule Check (ERC) & Reliability Verification

ตรวจสอบเส้นทางกระแสไฟ DC, ตรวจจับ Short ระหว่าง Multiple Power Domains (VDD_CORE vs VDD_IO), ตรวจสอบ Well-Tap Frequency และกฎ Antenna ด้วย Calibre PERC / nmERC

04 Calibre SVRF Rule Decks & Syntax

Standard Verification Rule Format (SVRF) และ Tcl Verification Format (TVF) คือภาษามาตรฐานที่ใช้เขียน Rule Deck ใน Siemens Calibre ด้านล่างนี้คือตัวอย่าง Syntax จริงที่ใช้ใน PDK:

                // =========================================================================

                // SIEMENS CALIBRE SVRF DRC & DEVICE EXTRACTION DECK SAMPLE (TSMC/GF STYLE)

                // =========================================================================
              
LAYER DIFFUSION   1
LAYER POLY        2
LAYER CONTACT     3
LAYER METAL1      4
LAYER NWELL       5
LAYER NPLUS       6
LAYER PPLUS       7

// 1. DERIVED LAYERS & BOOLEAN OPERATIONS

              GATE_POLY      = POLY
              AND DIFFUSION

              FIELD_POLY     = POLY
              NOT DIFFUSION

              ACT_N          = DIFFUSION
              AND NPLUS
              NOT NWELL

              ACT_P          = DIFFUSION
              AND PPLUS
              AND NWELL

              NGATE          = GATE_POLY
              AND ACT_N

              PGATE          = GATE_POLY
              AND ACT_P

// 2. DESIGN RULE CHECKS (DRC)
M1.W.1 {
              @ Minimum Metal1 Width must be >= 0.040 um
INTERNAL METAL1 < 0.040
              ABUT < 90
              SINGULAR

              }

M1.S.1 {
              @ Minimum Metal1-to-Metal1 Spacing must be >= 0.040 um
EXTERNAL METAL1 < 0.040
              ABUT < 90
              SINGULAR

              }

PO.EX.1 {
              @ Poly Gate Extension over Active Area must be >= 0.035 um
ENCLOSURE DIFFUSION POLY < 0.035
              OUTSIDE ALSO

              }

// 3. DEVICE EXTRACTION (LVS)
DEVICE MP PGATE POLY(G) ACT_P(S) ACT_P(D) NWELL(B)
              [

                PROPERTY W, L

                W = 0.5 * (perim_co(PGATE, ACT_P) - perim_in(PGATE, ACT_P))

                L = 0.5 * (perim_co(PGATE, POLY) - perim_in(PGATE, POLY))

              ]

DEVICE MN NGATE POLY(G) ACT_N(S) ACT_N(D)
              SUBSTRATE(B) [

                PROPERTY W, L

                W = 0.5 * (perim_co(NGATE, ACT_N) - perim_in(NGATE, ACT_N))

                L = 0.5 * (perim_co(NGATE, POLY) - perim_in(NGATE, POLY))

              ]
            

05 Antenna Rules & Latch-up Prevention

ในกระบวนการผลิตชิปจริง มีความเสี่ยงทางฟิสิกส์ 2 ประการที่ต้องป้องกันด้วยการออกแบบเลย์เอาต์อย่างเข้มงวด:

1. การแก้ไข Antenna Violation (Antenna Diode & Metal Bridging)

หากเกิดข้อผิดพลาด Antenna Ratio Violation สามารถแก้ไขได้ 2 วิธีหลัก:

Metal Jumper / Bridging: ตัดเส้นลวดโลหะชั้นล่าง (เช่น Metal 1) แล้วกระโดดขึ้นไปยังชั้นโลหะสูงสุด (เช่น Metal 4) ใกล้กับ Gate ขาเข้า ทำให้ในขณะที่โรงงานกัดกรด Metal 1 สายโลหะยาวจะไม่เชื่อมต่อกับ Gate จนกว่าจะสร้างชั้น Metal 4 เสร็จ
Reverse-Biased Antenna Diode Insertion: วางไดโอดป้องกันแบบ Reverse Bias (N+/P-Sub หรือ P+/N-Well) ขนานกับ Gate เพื่อเป็นทางระบายประจุพลาสมาลงสู่ Substrate ในระหว่างการผลิต

2. กฎการวาง Guard Ring และ Well-Tap เพื่อป้องกัน Latch-up

เพื่อลดค่าความต้านทาน Substrate Resistance ($R_{\text{sub}}$) และ N-Well Resistance ($R_{\text{well}}$) กฎ ERC จะบังคับให้:

มี Tap Spacing Constraint: ห้ามมิให้ทรานซิสเตอร์ NMOS หรือ PMOS อยู่ห่างจาก Tap เกินระยะที่กำหนด (เช่น $\le 20\mu\text{m}$ หรือทุกๆ 15-20 Standard Cell Pitches)
มี Double Guard Ring ล้อมรอบวงจร Analog / RF เพื่อแยก Substrate Noise ออกจากวงจร Digital ที่มี Switching สูง

06 กฎระดับ Sub-3nm: Cut-Metal, Multi-Patterning & EPE

ในเทคโนโลยีขั้นสูง (TSMC N3/N2, Intel 18A, Samsung SF2) กฎ DRC มีความซับซ้อนเพิ่มขึ้นอย่างก้าวกระโดดเนื่องจากการใช้ Self-Aligned Quadruple Patterning (SAQP) และ High-NA EUV Lithography:

กฎการตรวจสอบขั้นสูง	คำอธิบายเชิงฟิสิกส์	ผลกระทบหากเกิดความผิดพลาด (Failure Mode)
Cut-Metal (Block Mask) DRC	เส้นโลหะถูกลากเป็นเส้นตรงขนานกันยาวต่อเนื่อง (Lines) แล้วใช้มาสก์ Cut ตัดช่องว่าง	ระยะ End-of-Line ถึง Cut Mask สั้นเกินไป ทำให้ปลายโลหะลอยหรือแตะติดกัน
Multi-Patterning Coloring	การแบ่งลวดลายในชั้นเดียวกันออกเป็น Mask A (Color 0) และ Mask B (Color 1)	เกิด Odd-Cycle Loop (วงรอบคี่) ที่ไม่สามารถแยกสีได้ (Uncolorable Error)
Edge Placement Error (EPE)	ผลรวมของ Overlay Error + Stochastic Blur + Etch Bias ระหว่าง Via กับ Metal	Via หลุดออกจากขอบโลหะ ส่งผลให้ Contact Resistance พุ่งสูง หรือเกิดสะพานเชื่อมช็อต
Gate-All-Around (GAA) Nano-Sheet Spacing	ระยะห่างระหว่าง Nanosheet Stacks และการเว้นระยะของ Source/Drain Epitaxy	การเจริญเติบโตของผลึก Epitaxy ผสานชนกันระหว่างเซลล์ข้างเคียง (Facet Short)

07 คู่มือการแก้ไข Discrepancies & Shorts ใน LVS Debugging

เมื่อรัน LVS แล้วขึ้นสถานะ NOT COMPARED หรือ ERRORS FOUND วิศวกรต้องใช้เครื่องมือ Calibre RVE ในการไล่ค้นหาต้นตอตามลำดับความสำคัญ:

1. แก้ไข Shorts & Opens ทางกายภาพเป็นอันดับแรก

การช็อตระหว่าง Power Rail (VDD ช็อตกับ VSS) หรือสัญญาณหลักช็อตกัน จะทำให้กราฟิก Topology เสียรูปอย่างรุนแรง และทำให้เกิด Error หลอก (False Errors) นับพันตัว ให้ใช้เครื่องมือ Short Isolation Tool ใน Calibre RVE เพื่อหาจุดตัดของ Polygon ที่ช็อตกันก่อนเสมอ

2. ตรวจสอบ Text Open / Unconnected Pins

ตรวจสอบว่าข้อความ Pin Name (Label) วางอยู่บน Metal Layer ที่ถูกต้องหรือไม่ (เช่น Label Metal1 ต้องอยู่บน M1 Drawing หรือ M1 Pin Layer) หากวางผิดเลเยอร์ ตัวสกัดจะมองเห็นเป็น Floating Pin

3. วิเคราะห์ Unbalanced Symmetrical Ambiguity

ในวงจรที่มีความสมมาตรสูง เช่น Static RAM Array หรือ Differential Pair หากมีจุดผิดพลาดเพียงจุดเดียว อัลกอริทึม Graph Isomorphism อาจไม่สามารถจับคู่โหนดได้ ให้ใช้เทคนิคใส่ Marker Text ชั่วคราวเพื่อล็อกโหนดอ้างอิง

08 ปฏิบัติการทดลองบน IC Physical Layout Inspector Lab

คุณสามารถฝึกฝนการตรวจสอบ DRC แบบเรียลไทม์ การสลับเลเยอร์ GDSII และการวิเคราะห์ภาคตัดขวาง 3D Cross-Section ของโครงสร้างทรานซิสเตอร์ได้โดยตรงผ่านห้องปฏิบัติการจำลองของ SemiMatrix:

IC Layout & Multi-Layer GDSII Inspector

ทดลองฉีดข้อผิดพลาด Spacing/Width Violations, ปรับระยะ Poly Extension, และสำรวจโครงสร้างสแต็ก 7 เลเยอร์ พร้อมดูการคำนวณ DRC ทันทีในเบราว์เซอร์

เปิดห้องแล็บเลย์เอาต์ →