PHYSICAL IC DESIGN • MULTI-LAYER GDSII VIEWER
IC Physical Layout & Multi-Layer GDSII Inspector
จำลองและตรวจสอบเลย์เอาต์ชิประดับซิลิคอน (PDK Layout): สลับดูเลเยอร์ N-Well, Poly Gate, Active, Contact, Metal 1–Metal 3 พร้อมตัวตรวจกฎ DRC และภาพตัดขวาง 3D Cross-Section
📐 Silicon Layout Canvas (GDSII Top-View)
Cell Area (W x H)
1.8 x 4.2 µm²
Min Feature / Grid
130 nm (0.005µm)
Transistor Count
2 (1N + 1P)
DRC Status
CLEAN (PASS)
🛡️ Real-Time Design Rule Check (DRC Engine)
SKY130 DRC RULESET v1.2
DRC Clean: ไม่พบข้อผิดพลาดด้านระยะห่าง (Minimum Spacing)
หรือขนาดโลหะ (Minimum Width) ตามกฎของ PDK