SIGNOFF & RELIABILITY — SIGNAL INTEGRITY

Signal Integrity (SI) & Crosstalk Signoff
Capacitive Coupling, Glitch Analysis & Electromigration

Synopsys PrimeTime SI Ansys RedHawk-SC Black's Law EM Noise Immunity Curves

ในชิประดับ Sub-5nm ที่อัดแน่นด้วยทรานซิสเตอร์หลายหมื่นล้านตัวและเดินสายโลหะกว่า 15-20 ชั้น สัญญาณไฟฟ้าไม่ได้ประพฤติตัวตามกฎดิจิทัล 0 และ 1 เพียงอย่างเดียว แต่ได้รับผลกระทบจากสนามแม่เหล็กไฟฟ้าเหนี่ยวนำ การกระเพื่อมของแรงดันตกคร่อม (Dynamic IR Drop) และคลื่นรบกวน Crosstalk Noise ซึ่งหากละเลยจะนำไปสู่ความล้มเหลวในการทำงานแบบสุ่ม (Intermittent Glitch Failure)

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & RELIABILITY: Signal Integrity & Reliability Verification
วิเคราะห์ Crosstalk Glitch, Static Noise Margin, Dynamic IR Drop Induced Jitter, และคำนวณ Electromigration (EM) ด้วย PrimeTime SI, Cadence CeltIC, และ Ansys RedHawk-SC ก่อนส่งไฟล์ Final GDSII
Industry Tools: Synopsys PrimeTime SI, Ansys RedHawk-SC, Cadence Voltus-FI, Siemens Calibre PERC
Related: Static Timing Analysis (STA) · Parasitic Extraction (PEX) · Power Integrity & IR-Drop · SPICE Signal Simulation Lab
Role: Signal Integrity Engineer / Power Integrity Specialist / Signoff Reliability Engineer

01 ปัญหาสัญญาณรบกวนในชิปเซมิคอนดักเตอร์ขั้นสูง

เมื่อกระบวนการผลิตหดขนาดลง (Scaling):

ความสูงของเส้นโลหะ (Aspect Ratio) เพิ่มขึ้น: เพื่อรักษาความต้านทาน $R$ ไม่ให้พุ่งสูงเกินไป ผู้ผลิตจึงทำเส้นโลหะให้มีหน้าตัดทรงสูงและแคบ ส่งผลให้พื้นที่ผิวด้านข้างขนานกันมากขึ้น ทำให้เกิดความจุไฟฟ้าคู่ควบ Coupling Capacitance ($C_c$) มหาศาลระหว่างสายข้างเคียง
ระดับแรงดันไฟเลี้ยง ($V_{dd}$) ลดลง: แรงดันทำงานลดลงเหลือ $0.7\text{V} - 0.5\text{V}$ ทำให้ Noise Margin แคบลงมาก หากมีสัญญาณรบกวนเพียง $100\text{ mV}$ ก็เพียงพอที่จะทำให้วงจรตรรกะอ่านสถานะผิดพลาด (False Logic Switching)

02 ทฤษฎี Crosstalk Glitch Noise & Delay Calculation

ในการวิเคราะห์ Crosstalk เส้นสัญญาณที่กำลังสวิตช์เรียกว่า Aggressor (ผู้รบกวน) และเส้นสัญญาณที่อยู่นิ่งเรียกว่า Victim (ผู้ถูกรบกวน):

1. PEAK CROSSTALK GLITCH VOLTAGE FORMULA

V_{\text{glitch, peak}} \approx V_{dd} \cdot \left(\frac{C_c}{C_c + C_{g,\text{victim}}}\right) \cdot \left(\frac{1}{1 + \frac{t_{\text{trans, agg}}}{R_{\text{driver, vic}} (C_c + C_g)}}\right)

เมื่อ $C_c$ คือความจุไฟฟ้าคู่ควบระหว่าง Aggressor กับ Victim, $C_g$ คือ Ground Capacitance, $R_{\text{driver, vic}}$ คือความต้านทานภายในของตัวขับฝั่ง Victim, และ $t_{\text{trans, agg}}$ คือเวลาในการเปลี่ยนสถานะ (Slew Rate) ของ Aggressor หากตัวขับ Victim อ่อนแอ ($R_{\text{driver}}$ สูง) หรือ Aggressor สวิตช์เร็วมาก ($t_{\text{trans}}$ สั้น) ยอดคลื่น Glitch จะพุ่งสูงจนทะลุเกณฑ์ Noise Margin

2. NOISE IMMUNITY CURVE (AREA-UNDER-GLITCH CRITERION)

\text{Glitch Area} = \int_{0}^{T_{\text{noise}}} V_{\text{noise}}(t)\,dt \le \text{Threshold}_{\text{library}}

สัญญาณ Glitch สั้นๆ ที่มียอดแรงดันสูงอาจไม่กระตุ้นให้ Logic Gate ปลายทางสลับสถานะได้หากความกว้างของพัลส์แคบกว่า Gate Inertial Delay การวิเคราะห์ใน PrimeTime SI จึงใช้เส้นโค้ง Noise Immunity Curve ในการตรวจสอบว่าพัลส์มีพลังงานเพียงพอที่จะทำให้ Flip-Flop เก็บค่าผิดพลาดหรือไม่

03 ผลกระทบ Dynamic IR-Drop ต่อ Gate Propagation Delay

เมื่อวงจรประมวลผลทำการสวิตช์พร้อมกันหลายล้านเซลล์ กระแสไฟฟ้าชั่วขณะ $I_{\text{peak}}$ จะดึงพลังงานผ่าน Power Distribution Network (PDN) ก่อให้เกิดแรงดันตกคร่อมชั่วขณะ ($V_{\text{local}} = V_{dd} - \Delta V_{IR}$):

ALPHA-POWER LAW FOR PROPAGATION DELAY WITH IR-DROP

t_{\text{delay}}(V_{\text{local}}) = t_{\text{delay, nom}} \cdot \left[\frac{V_{dd, \text{nom}} \cdot (V_{\text{local}} - V_{th})^\alpha}{V_{\text{local}} \cdot (V_{dd, \text{nom}} - V_{th})^\alpha}\right] \approx t_{\text{delay, nom}} \cdot \left(1 + k \frac{\Delta V_{IR}}{V_{dd}}\right)

เมื่อ $\alpha \approx 1.2 - 1.4$ สำหรับ FinFET/GAAFET หากแรงดันตกลงไปเพียง $10\%$ เวลาหน่วงของเกตจะเพิ่มขึ้นถึง $15-25\%$ ซึ่งทำให้เกิด Setup Timing Violation และสร้าง Clock Jitter ในโครงข่ายสัญญาณนาฬิกา

04 Electromigration (EM) & Black's Law ($MTTF$)

เมื่อกระแสไฟฟ้าความหนาแน่นสูงวิ่งผ่านเส้นโลหะขนาดเล็ก แรงกระแทกของอิเล็กตรอน (Electron Wind Force) จะผลักดันอะตอมของโลหะทองแดง (Cu) หรือรูทีเนียม (Ru) ให้เคลื่อนที่ ส่งผลให้เกิดช่องว่างโพรง (Voids / Opens) ในจุดต้นทาง และเกิดเสี้ยนโลหะแทงทะลุ (Hillocks / Shorts) ในจุดปลายทาง:

BLACK'S LAW FOR MEAN TIME TO FAILURE

\text{MTTF} = A \cdot J^{-n} \cdot \exp\left(\frac{E_a}{k_B T}\right)

เมื่อ $J = \frac{I}{W \cdot H}$ คือความหนาแน่นกระแสไฟฟ้า ($\text{MA/cm}^2$), $n \approx 2$, $E_a$ คือพลังงานกระตุ้น (Activation Energy $\approx 0.8 - 1.1\text{ eV}$ สำหรับ Cu/TaN), $k_B$ คือค่าคงที่โบลต์ซมันน์, และ $T$ คืออุณหภูมิจริงของเส้นโลหะรวมผลของ Self-Heating Effects (SHE)

ประเภทกระแสที่ต้องตรวจสอบ EM	เป้าหมายทางฟิสิกส์	ผลกระทบหลักหากเกินเกณฑ์จำกัด
$I_{DC}$ (DC Current)	สาย Power & Ground Nets (VDD/VSS)	Atomic Drift ทิศทางเดียว นำไปสู่ Void Formation และสายไฟขาดถาวร
$I_{RMS}$ (Root Mean Square Current)	สาย Clock & High-Toggle Signal Nets	Joule Self-Heating ทำให้ฉนวน Low-k โดยรอบเสื่อมสภาพและพังทลาย
$I_{Peak}$ (Peak Transient Current)	ขอบสวิตช์ชั่วขณะและจุด Via Stacks	Thermal Shock ทำให้เกิดรอยร้าวใน Barrier Layer รอบๆ ตัวนำ

05 Inductive Noise ($L\cdot di/dt$) & Ground Bounce

ในจุดเชื่อมต่อ I/O Pad หรือ High-Speed Transceivers การสวิตช์พร้อมกัน (Simultaneous Switching Outputs - SSO) จะเหนี่ยวนำให้เกิดแรงดันกระเพื่อมข้ามความเหนี่ยวนำแฝงของแพ็กเกจ (Package Bondwire / Bump Inductance):

GROUND BOUNCE / DELTA-I NOISE

V_{\text{bounce}} = N \cdot L_{\text{pkg}} \cdot \frac{di}{dt}

เมื่อ $N$ คือจำนวนไดรเวอร์ที่สวิตช์พร้อมกัน, $L_{\text{pkg}}$ คือความเหนี่ยวนำของสายเชื่อมแพ็กเกจ การแก้ไขต้องใช้ตัวเก็บประจุ Decoupling Capacitors (Decap Cells) กระจายตัวรอบๆ เพื่อจ่ายพลังงานทดแทนในทันที

06 กลยุทธ์การแก้ไข Signal Integrity & Crosstalk

ในการทำ Physical Design และ ECO เพื่อเคลียร์ SI Violations ให้เป็นศูนย์:

1. Shielding (การแทรกสายชีลด์ VSS)

เดินสาย VSS ขนานประกบสองข้างของสายสัญญาณนาฬิกา (Clock Net) หรือ Critical Bus เพื่อกักสนามไฟฟ้า ($C_c \to C_g$) และป้องกันการรบกวนจาก Aggressor

2. Non-Default Routing Rules (NDR)

กำหนดกฎการเดินสายแบบ 2W2S (Double Width, Double Spacing) เพื่อลดความต้านทานลงครึ่งหนึ่งและลดความจุไฟฟ้าคู่ควบลงมากกว่า 60%

3. Victim Driver Upsizing & Buffering

เพิ่มขนาดตัวขับของ Victim หรือแทรกบัฟเฟอร์คั่นกลางสายยาว เพื่อลดค่า $R_{\text{driver}}$ ทำให้สามารถดูดกลืนประจุรบกวนลงกราวด์ได้อย่างรวดเร็ว

4. Layer Promotion (ย้ายไปชั้นโลหะบน)

ย้ายสายสัญญาณสำคัญจากชั้นโลหะล่าง (M1–M3) ที่มีความหนาแน่นสูง ขึ้นไปยังชั้น Top Metal (M7–M10) ที่มีขนาดใหญ่และความต้านทานต่ำกว่า

07 โฟลว์การรัน Signoff ด้วย Synopsys PrimeTime SI & RedHawk-SC

วิศวกรจะผสานข้อมูล SPEF จาก StarRC และ Library CCS Noise (.lib) เข้าสู่ PrimeTime SI:

set_app_var si_enable_analysis true — เปิดใช้งาน Crosstalk Noise Engine
set_app_var si_xtalk_composite_aggressor_mode true — คำนวณผลรวมของการสวิตช์พร้อมกันจาก Aggressors หลายเส้น
check_noise -all_violators — สร้างรายงานจุดที่มี Glitch Voltage เกินเกณฑ์ Noise Margin
report_timing -crosstalk_delta — แสดงผลกระทบของ Crosstalk Delay Delta (บวก/ลบใน Setup/Hold Slack)

08 ปฏิบัติการทดลองบน SPICE Simulation Lab

คุณสามารถสร้างแบบจำลองสายส่งแบบกระจาย (Distributed Coupled RC Lines) และทดลองฉีด Aggressor Pulses เพื่อสังเกต Crosstalk Glitch ได้โดยตรงในแล็บจำลองของเรา:

SPICE Signal Integrity Simulation Lab

ปรับค่า $C_c$, เปลี่ยน Slew Rate ของ Aggressor, ปรับขนาด Driver ของ Victim และดูเวฟฟอร์ม Glitch และ Noise Margin ทันทีในเบราว์เซอร์

เปิดห้องแล็บ SPICE →