SEMICONDUCTOR — DEEP DIVE

Signal Integrity & Crosstalk:
Signal Integrity & Crosstalk

ENGINEERING

01 บทนำ: Si Analysis คืออะไร

ในขั้นตอน Signoff & Tape-out การวิเคราะห์ Signal Integrity (SI) ถือเป็นปราการด่านสุดท้ายก่อนส่งมอบงานออกแบบให้กับโรงงานผลิต (Foundry) เพื่อป้องกันความล้มเหลวของชิปเนื่องจากปัญหา Crosstalk และความไม่เสถียรของสัญญาณ SI Analysis มุ่งเน้นการวิเคราะห์ผลกระทบทางไฟฟ้าที่เกิดขึ้นระหว่างสายสัญญาณ (Nets) ที่อยู่ใกล้กัน ซึ่งอาจส่งผลให้เกิด Glitch ในวงจร Logic หรือ Delay Variation ในสายสัญญาณ Timing Critical

ความสำคัญของ SI Analysis คือการยืนยันว่าการเปลี่ยนสถานะของสัญญาณใน Net หนึ่ง (Aggressor) จะไม่ก่อให้เกิดการรบกวนจนทำให้ Net ข้างเคียง (Victim) ทำงานผิดพลาด การละเลยขั้นตอนนี้อาจส่งผลให้ชิปที่ผลิตออกมาจริงไม่สามารถทำงานที่ความถี่เป้าหมายได้ หรือเกิด Logical error ซึ่งนำไปสู่การสูญเสียต้นทุนมหาศาลจากการ Re-spin

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Physical Verification & Tape-out
ทำ DRC/LVS/ERC ด้วย Calibre, parasitic extraction (StarRC/QRC), post-layout STA, SI analysis (crosstalk, glitch) แล้วส่ง GDSII ให้ foundry
Tools: Mentor Calibre, Synopsys StarRC, Cadence QRC
Related: DRC / LVS / ERC (Calibre) · Parasitic Extraction · GDSII & Tape-out Flow
Path: IC Design Engineer

02 หลักการพื้นฐาน

พื้นฐานทางฟิสิกส์ของ SI Analysis เกิดจาก Capacitive Coupling ระหว่างเส้นลวดโลหะ (Interconnects) เมื่อเทคโนโลยีการผลิตลดขนาดลง (Scaling) ระยะห่างระหว่างสายสัญญาณลดลง แต่ความสูงของสายสัญญาณกลับคงที่ ส่งผลให้ Coupling Capacitance ($C_c$) กลายเป็นองค์ประกอบหลักของโหลดทั้งหมด โดยมีสมการพื้นฐานของ Crosstalk Induced Delay คือ:

$ \Delta T = k \cdot R_{victim} \cdot C_c \cdot (\frac{dV_{aggressor}}{dt}) $

เมื่อ $R_{victim}$ คือความต้านทานของสาย Victim และ $dV_{aggressor}/dt$ คืออัตราการเปลี่ยนสถานะของ Aggressor ยิ่งความถี่สูงขึ้น ผลกระทบของ $C_c$ จะยิ่งเด่นชัด นำไปสู่การเกิด Crosstalk Glitch หรือที่เรียกว่า Voltage Spike ที่อาจสูงเกินค่า Threshold ของ Logic gate จนทำให้เกิด Fault ในสถานะ 0 หรือ 1 ที่ไม่ต้องการ

03 วิธีการและเทคนิค

กระบวนการ SI Analysis ในขั้นตอน Signoff ประกอบด้วยขั้นตอนหลักดังนี้: 1. Parasitic Extraction (PEX): ใช้เครื่องมืออย่าง Synopsys StarRC หรือ Cadence QRC เพื่อคำนวณค่า R, C และ C-coupling จาก Layout อย่างแม่นยำ 2. Static Timing Analysis (STA) with SI: ทำการวิเคราะห์ Timing โดยนำผลกระทบจาก Crosstalk มาคำนวณเป็น Delay Delta เพื่อดูว่า Setup/Hold time ยังคงผ่านเกณฑ์หรือไม่

3. Noise Analysis: วิเคราะห์ Glitch ที่เกิดขึ้นใน Net ที่เป็น Logic state คงที่ โดยการจำลองความน่าจะเป็นที่ Aggressor หลายๆ เส้นจะสลับสถานะพร้อมกัน (Worst-case alignment) หากพบปัญหา Engineers จะต้องทำ Net Repowering, Shielding (เพิ่มสาย Ground กั้น), หรือ Spacing Rule Adjustment เพื่อลดค่า Coupling Capacitance ก่อนสรุปเป็นไฟล์ GDSII

04 เทคนิคขั้นสูง

ในเทคโนโลยี sub-5nm (FinFET และ GAAFET) ปัญหา SI ทวีความรุนแรงขึ้นเนื่องจากความต้านทานของ Interconnect ที่เพิ่มสูงขึ้น (Resistance scaling) ในขณะที่ Coupling ยังคงสูงอยู่ การวิเคราะห์จึงต้องพิจารณา Inductance ($L$) เข้ามาเกี่ยวข้องด้วย (RLC Analysis) ซึ่งทำให้สมการซับซ้อนขึ้นมาก นอกจากนี้อุณหภูมิที่สูงขึ้นจากการทำงานของชิปยังส่งผลโดยตรงต่อค่า Leakage และ Threshold Voltage ทำให้การทำ SI Signoff ต้องครอบคลุมถึง Multi-corner Multi-mode (MCMM) เพื่อให้มั่นใจในเสถียรภาพทุกสภาวะ

แนวทางแก้ไขระดับสูงคือการใช้ Advanced Shielding Techniques และการเลือกใช้วัสดุ Interconnect ที่มีค่า Dielectric ต่ำ (Low-k material) รวมถึงการเพิ่ม Via-pillars เพื่อลดความต้านทานในแนวตั้ง ซึ่งเป็นส่วนสำคัญที่ช่วยให้ชิปขนาดเล็กยังคงมี Noise Margin ที่ปลอดภัย

05 เครื่องมือและอุปกรณ์

ในระดับอุตสาหกรรม EDA Tools ที่เป็นมาตรฐานสำหรับการวิเคราะห์ Physical Signoff ได้แก่:

Extraction: Synopsys StarRC และ Cadence Quantus (QRC) ซึ่งมีความแม่นยำสูงระดับ Field Solver
Signoff/Timing: Synopsys PrimeTime SI และ Cadence Tempus Timing Signoff Solution
Physical Verification: Mentor Calibre (โดย Siemens) เป็นเครื่องมือหลักในอุตสาหกรรมสำหรับทำ DRC/LVS/ERC

เครื่องมือเหล่านี้จะทำงานร่วมกับ Foundry Design Kit (PDK) เพื่อดึงค่าทางกายภาพที่วัดจริงจากโรงงานผลิตมาใช้ในการคำนวณ ทำให้ได้ผลลัพธ์ที่ใกล้เคียงกับ Silicon จริงมากที่สุด

06 การประยุกต์ใช้ในอุตสาหกรรม

Foundry ยักษ์ใหญ่เช่น TSMC, Samsung และ Intel ให้ความสำคัญกับ SI Analysis อย่างยิ่งในกระบวนการ Production Signoff เพื่อรับประกัน Yield ของชิปที่ผลิตให้ลูกค้า (Fabless) การวิเคราะห์ SI ที่แม่นยำช่วยให้บริษัทเหล่านี้สามารถขยับขีดจำกัดของความเร็ว (Clock Frequency) และประหยัดพลังงาน (Power Efficiency) ได้สูงสุด ซึ่งเป็นหัวใจหลักในการแข่งขันของตลาด AI Chip และ Mobile Processor ระดับโลก

ผลกระทบในห่วงโซ่อุปทานคือ หากการวิเคราะห์ SI ในขั้นตอนนี้ผิดพลาด จะนำไปสู่การส่งชิปที่ล้มเหลว (Functional Failure) ทำให้เกิดความเสียหายต่อวงจรธุรกิจตั้งแต่บริษัทออกแบบไปจนถึงผู้ผลิตอุปกรณ์ปลายทาง (Consumer Electronics) ดังนั้น SI Analysis จึงเปรียบเสมือนด่านตรวจสอบคุณภาพที่ตัดสินความสำเร็จของผลิตภัณฑ์ในระดับ Global Scale