SEMICONDUCTOR — DEEP DIVE

Clock Tree Synthesis (CTS):
Clock Tree Synthesis (CTS)

ENGINEERING

01 บทนำ: Cts คืออะไร

Clock Tree Synthesis (CTS) เป็นขั้นตอนที่วิกฤตที่สุดในกระบวนการ Physical Design ของการออกแบบวงจรรวม (IC Design) ทำหน้าที่เป็นเสมือนหัวใจที่คอยสูบฉีดสัญญาณนาฬิกา (Clock signal) ไปยังทุกๆ Flip-flop ภายในชิปอย่างสมดุล หากเปรียบเทียบกับร่างกายมนุษย์ CTS คือระบบหลอดเลือดที่ต้องมั่นใจว่าเลือดหรือสัญญาณนาฬิกาจะไปถึงอวัยวะทุกส่วนพร้อมกัน เพื่อให้การทำงานของ Digital Logic สอดประสานกันได้อย่างแม่นยำ

ความสำคัญของ CTS อยู่ที่การจัดการกับ Skew (ความคลาดเคลื่อนของเวลาที่สัญญาณไปถึงแต่ละจุด) และ Insertion Delay (เวลาที่ใช้ในการส่งสัญญาณ) หากการออกแบบ CTS ล้มเหลว ชิปจะเกิดปัญหา Setup/Hold time violation ทำให้ความเร็วในการประมวลผลลดลงหรือชิปทำงานผิดพลาดโดยสิ้นเชิง ในยุคเทคโนโลยีขนาดเล็ก (Advanced Nodes) การออกแบบ CTS ไม่ได้เป็นเพียงการวาง Buffers แต่เป็นการทำสมดุลพลังงานและสัญญาณท่ามกลางความหนาแน่นของเซลล์ที่สูงมาก

📍 CAREER ROADMAP CONTEXT

STAGE 05 — PHYSICAL DESIGN: Floorplan, P&R & Clock Tree
วาง floorplan, ทำ power planning, place & route, CTS (Clock Tree Synthesis), routing optimization, IR drop / EM analysis — จนได้ GDSII พร้อม tape-out
Tools: Cadence Innovus / Synopsys ICC2, RedHawk, Tempus
Related: Floorplanning & Power Planning · Place & Route · IR Drop & EM Analysis
Path: IC Design Engineer

02 หลักการพื้นฐาน

หัวใจหลักของ CTS คือการควบคุม Propagation Delay ของสัญญาณนาฬิกา ซึ่งคำนวณจาก $ T_{delay} = \sum (R_{net} \times C_{load}) + T_{gate_delay} $ โดยที่ R_net คือความต้านทานของเส้นลวด (Interconnect resistance) และ C_load คือความจุไฟฟ้าของขา Input (Gate capacitance) เป้าหมายของ CTS คือการทำให้ค่า T_delay ของทุก Branch ในต้นไม้นาฬิกามีค่าเท่ากันให้ได้มากที่สุด

ในเชิงฟิสิกส์ กระบวนการนี้ต้องเผชิญกับปัจจัยทางไฟฟ้าอย่าง RC Parasitics ที่แปรผันตามขนาดกระบวนการผลิต (Process node) ยิ่งโหนดเล็กลง ความต้านทานของโลหะ (Metal resistance) จะสูงขึ้นอย่างทวีคูณ (Skin effect) การออกแบบจึงต้องคำนึงถึง Clock Latency เพื่อให้แน่ใจว่าสัญญาณนาฬิกาจะถึงจุดหมายพร้อมกัน (Zero Skew) หรือมีการชดเชยที่เหมาะสม (Useful Skew) ตามความต้องการของ Timing Budget

03 วิธีการและเทคนิค

กระบวนการทำ CTS ในระดับอุตสาหกรรมเริ่มต้นจากการเตรียม Clock Tree Specification หรือการทำ .ctstch file เพื่อระบุข้อกำหนดของต้นไม้ เช่น Clock root, Clock leaf, และ Max transition/capacitance constraints วิศวกรจะเริ่มทำ Clock Trunk Planning เพื่อวางตำแหน่งของ Buffer/Inverter ให้เหมาะสมกับ Floorplan เพื่อลดระยะทางและประหยัดพลังงาน

Clock Tree Construction: เครื่องมือจะสร้างโครงสร้างต้นไม้ (H-tree หรือ Mesh) เพื่อกระจายสัญญาณ
Buffer Insertion & Sizing: การเลือกขนาด Buffer ให้เหมาะกับโหลด เพื่อปรับแต่งเวลา (Slew rate control)
Routing & Optimization: การเดินสายสัญญาณนาฬิกา (Clock Routing) ด้วยโลหะชั้นพิเศษ (Top layers) ที่มีความต้านทานต่ำ เพื่อลดผลกระทบจาก IR Drop
Post-CTS Timing Analysis: การรัน Static Timing Analysis (STA) เพื่อตรวจสอบ Skew และแก้ไขปัญหา Setup/Hold Time ที่อาจเกิดขึ้น

04 เทคนิคขั้นสูง

สำหรับโหนด 5nm หรือต่ำกว่า ความท้าทายหลักคือ Variation (PVT - Process, Voltage, Temperature) ที่สูงมาก ทำให้การวิเคราะห์แบบ Corner เดิมๆ ไม่เพียงพอ วิศวกรจึงต้องใช้ Statistical On-Chip Variation (SOCV) หรือ Liberty Variation Format (LVF) เพื่อจำลองความแปรปรวนในระดับนาโนเมตร นอกจากนี้ การทำ Clock Mesh กลายเป็นมาตรฐานสำหรับชิปประสิทธิภาพสูง (เช่น CPU/GPU) เพื่อลด Skew อย่างเบ็ดเสร็จแม้ต้องแลกด้วยการกินไฟ (Dynamic Power) ที่เพิ่มขึ้น

อีกเทคนิคหนึ่งคือ Multi-Source Clock Tree Synthesis (MSCTS) ที่มีการขับสัญญาณนาฬิกาจากหลายแหล่งเพื่อลดความเครียดของต้นไม้ ช่วยให้ Clock มั่นคงขึ้นในขณะที่ชิปทำงานที่ความถี่ระดับหลาย GHz นอกจากนี้ ปัญหาเรื่อง Electromigration (EM) ที่เกิดจากกระแสไหลผ่าน Buffer จำนวนมากในต้นไม้นาฬิกายังเป็นเรื่องที่ต้องเฝ้าระวังอย่างใกล้ชิดผ่านการทำ Power Analysis ที่ละเอียดถึงระดับ Transistor

05 เครื่องมือและอุปกรณ์

ในการทำ CTS มืออาชีพจะใช้เครื่องมือ EDA (Electronic Design Automation) ชั้นนำ ได้แก่:

Cadence Innovus: มีฟีเจอร์ CCOpt (Concurrent Clock and Data Optimization) ที่รวมการทำ CTS เข้ากับขั้นตอนการทำ P&R ทำให้ได้ Timing ที่ลู่เข้า (Converge) เร็วขึ้น
Synopsys ICC2: โดดเด่นด้วย Zroute และระบบการจัดการ Clock Tree ที่ยืดหยุ่นสูง รองรับการทำ Clock Mesh และการปรับจูนแบบละเอียดในทุกระดับ Layer
Tempus/PrimeTime: ใช้สำหรับตรวจสอบ Timing หลังจากทำ CTS เพื่อให้แน่ใจว่าได้ตามเป้าหมายของ Design Goal

Pro-Tip: การทำ CTS ที่ดีต้องไม่ละเลยเรื่องการทำ Power Planning เพราะสัญญาณนาฬิกาเป็นส่วนที่สลับสถานะ (Toggle) ตลอดเวลา ทำให้เป็นแหล่งกำเนิด Noise และ IR Drop ที่ใหญ่ที่สุดในชิป

06 การประยุกต์ใช้ในอุตสาหกรรม

ในโรงงานผลิตระดับโลกอย่าง TSMC, Samsung Foundry และ Intel กระบวนการ CTS คือขั้นตอนที่แยกความแตกต่างระหว่างการผลิตแบบ Yield ปกติและการผลิตแบบ High-performance ตัวอย่างเช่น ในการผลิตชิป 3nm เทคโนโลยี CTS ถูกผสานรวมกับ Power Integrity Analysis ตั้งแต่ต้น เพื่อลดปัญหา IR Drop ที่จะส่งผลกระทบต่อสัญญาณนาฬิกาโดยตรง

ความเข้าใจใน CTS ไม่ได้จำกัดอยู่เพียงแค่การรันคำสั่งใน EDA tool แต่หมายถึงการเข้าใจถึง Global Supply Chain เนื่องจากชิปที่ผ่านขั้นตอน CTS อย่างสมบูรณ์แบบจะช่วยเพิ่ม Yield ให้กับโรงงานและลดการใช้พลังงานในระดับ Data Center ซึ่งเป็นหัวใจหลักของเศรษฐกิจดิจิทัลและ AI ในปัจจุบัน การวิศวกรที่เชี่ยวชาญด้าน CTS จึงเป็นที่ต้องการอย่างสูงและถือเป็นเสาหลักในทีม Physical Design ของบริษัทระดับโลก