DIGITAL DESIGN — SYNTHESIS

Logic Synthesis (DC/Genus):
Logic Synthesis: RTL to Gate-Level Netlist

ENGINEERING

01 บทนำ: Synthesis คืออะไร

Logic Synthesis คือขั้นตอนสำคัญในกระบวนการ Physical Design ที่ทำหน้าที่แปลงคำอธิบายระดับนามธรรม (RTL - Register Transfer Level) เช่น Verilog หรือ VHDL ให้กลายเป็น Gate-Level Netlist ซึ่งประกอบด้วยเซลล์พื้นฐาน (Standard Cells) จาก Library ที่ระบุไว้ โดยเป้าหมายคือการสร้างวงจรที่ทำงานได้ถูกต้องตามฟังก์ชัน พร้อมทั้งมีขนาด (Area), พลังงาน (Power) และความเร็ว (Timing) ที่เหมาะสมตามข้อกำหนด (Constraints)

ขั้นตอนนี้ถือเป็นสะพานเชื่อมระหว่างการเขียนโค้ดภาษาฮาร์ดแวร์และการนำไปวางบนซิลิคอน (Physical Implementation) หากกระบวนการ Synthesis ไม่มีประสิทธิภาพ จะส่งผลกระทบโดยตรงต่อต้นทุนการผลิตและ Yield ของชิป วิศวกรต้องอาศัยทักษะในการเขียน SDC (Synopsys Design Constraints) เพื่อกำหนดเงื่อนไขของ Clock, Input/Output delay และ False paths เพื่อให้เครื่องมือ EDA สามารถปรับแต่งวงจรให้ได้ผลลัพธ์ที่ดีที่สุดภายใต้ข้อจำกัดทางกายภาพ

📍 CAREER ROADMAP CONTEXT

STAGE 04 — SYNTHESIS & STA: Logic Synthesis & Static Timing Analysis
แปลง RTL เป็น gate-level netlist ด้วย Design Compiler กำหนด SDC constraints, วิเคราะห์ timing path, fix hold/setup violations, clock gating
Tools: Synopsys Design Compiler / Genus, PrimeTime, Formality
Related: SDC Constraints · Static Timing Analysis · Equivalence Checking
Path: IC Design Engineer

02 หลักการพื้นฐาน

ในเชิงทฤษฎี Logic Synthesis ใช้หลักการของ Boolean Optimization และ Technology Mapping เพื่อลดรูปสมการตรรกะให้เหลือจำนวนเกตน้อยที่สุด กระบวนการนี้ต้องคำนึงถึง Propagation Delay ของแต่ละ Gate ซึ่งแปรผันตามแรงดันไฟฟ้า ($V_{dd}$) และอุณหภูมิ ($T$) โดยทั่วไปความล่าช้าของสัญญาณ ($T_{pd}$) สามารถประเมินได้จากความสัมพันธ์:

$T_{pd} \propto \frac{C_L \cdot V_{dd}}{(V_{dd} - V_{th})^\alpha}$

โดยที่ $C_L$ คือโหลดความจุไฟฟ้า, $V_{th}$ คือ Threshold voltage และ $\alpha$ คือค่าความเร็วของ Carrier (โดยทั่วไปประมาณ 1.3-2.0) นอกจากนี้ วิศวกรยังต้องจัดการกับ Setup Time ($T_{su}$) และ Hold Time ($T_{hold}$) ซึ่งเป็นเงื่อนไขบังคับที่สัญญาณข้อมูลต้องคงที่ก่อนและหลังขอบขาขึ้นของสัญญาณนาฬิกา เพื่อป้องกันความผิดพลาดทางลอจิก (Meta-stability) ที่อาจเกิดขึ้นในวงจรซิงโครนัส

03 วิธีการและเทคนิค

กระบวนการ Synthesis ในอุตสาหกรรมประกอบด้วย 3 ระยะหลัก เริ่มจากการแปลง RTL เป็น GTECH Netlist (Technology Independent) จากนั้นเข้าสู่ขั้นตอน Mapping เพื่อเลือก Gate จาก Library เฉพาะของ Foundry โดยกระบวนการทำดังนี้:

Elaboration: วิเคราะห์โครงสร้าง RTL และสร้าง Tree ของลำดับการทำงาน
Constraint Application: กำหนด Clock definition, I/O latency, และ Drive strength ผ่านไฟล์ .sdc
Optimization: เครื่องมือจะทำ High-effort optimization เช่น Clock Gating เพื่อลด Dynamic power หรือ Retiming เพื่อขยับตำแหน่ง Flip-flop ให้ Timing path สมดุลขึ้น
Static Timing Analysis (STA): ใช้ PrimeTime เพื่อยืนยันว่า Netlist ที่ได้ผ่านเกณฑ์ทั้ง Worst-case (Setup) และ Best-case (Hold) ก่อนส่งต่อไปยังขั้นตอน Place & Route

04 เทคนิคขั้นสูง

ที่โหนดเทคโนโลยี Sub-5nm ความท้าทายหลักไม่ใช่แค่ลอจิก แต่คือ Interconnect Parasitics เนื่องจากขนาดสายนำไฟฟ้าที่เล็กลงทำให้ค่าความต้านทาน ($R$) และความจุ ($C$) สูงขึ้นอย่างมาก ส่งผลให้ RC delay กลายเป็นคอขวดสำคัญ วิศวกรต้องจัดการกับปัญหา Crosstalk-induced delay ที่สัญญาณรบกวนระหว่างสายไฟข้างเคียงส่งผลต่อ Timing ของวงจร

เทคนิคขั้นสูงที่นำมาใช้รวมถึง Multi-bit Flip-Flop (MBFF) เพื่อลด Clock skew และการใช้ Multi-Vt (Threshold Voltage) Optimization โดยการเลือกใช้ High-Vt cells ในเส้นทางที่ไม่วิกฤต (Non-critical paths) เพื่อลด Leakage power ในขณะที่ใช้ Low-Vt cells ใน Critical paths เพื่อรักษาความเร็วของสัญญาณไว้ได้

05 เครื่องมือและอุปกรณ์

ในการทำงานจริง เครื่องมือจาก Synopsys และ Cadence ถือเป็นมาตรฐานหลักของอุตสาหกรรม:

Logic Synthesis: Synopsys Design Compiler (DC) หรือ Cadence Genus เป็นเครื่องมือหลักในการทำ Synthesis
Timing Analysis: Synopsys PrimeTime หรือ Cadence Tempus ใช้สำหรับวิเคราะห์ STA อย่างแม่นยำที่สุด
Equivalence Checking: Synopsys Formality หรือ Cadence Conformal ใช้เพื่อพิสูจน์ทางคณิตศาสตร์ว่า Netlist ที่ได้มีฟังก์ชันตรงกับ RTL ต้นฉบับหรือไม่

การเลือกใช้ Library Characterization (Liberty format .lib) ต้องสอดคล้องกับ Process Node ที่ใช้ (เช่น 7nm FinFET) เพื่อให้ค่าคำนวณ Timing แม่นยำที่สุด

06 การประยุกต์ใช้ในอุตสาหกรรม

บริษัทผลิตเซมิคอนดักเตอร์ชั้นนำอย่าง TSMC, Samsung Foundry และ Intel ให้ความสำคัญอย่างยิ่งกับคุณภาพของ Netlist ที่ส่งมาจากฝ่ายออกแบบ (Design House) หาก Netlist มีปัญหาเรื่อง Congestion หรือ Timing Violation จะส่งผลโดยตรงต่อการทำ Physical implementation ทำให้เวลาในการผลิต (Time-to-Market) ล่าช้าลง และอาจต้องมีการออกแบบใหม่ (Re-spin) ซึ่งมีค่าใช้จ่ายสูงถึงหลายล้านดอลลาร์สหรัฐ

ในห่วงโซ่อุปทานระดับโลก การทำ Synthesis ที่มีประสิทธิภาพช่วยให้บริษัทอย่าง Apple, NVIDIA หรือ Qualcomm สามารถผลิตชิปประมวลผลที่มีประสิทธิภาพสูงต่อวัตต์ (Performance-per-watt) ซึ่งเป็นตัวชี้วัดความเป็นผู้นำในตลาดสมาร์ทโฟนและ AI Data Center ในปัจจุบัน