Universal Verification Methodology (UVM)
SystemVerilog OOP, TLM 2.0, Factory Overrides & Coverage-Driven Verification

01 บทบาทและนิยามของ UVM (IEEE 1800.2 Standard)

ในโครงการพัฒนาชิปประมวลผลขนาดใหญ่ (SoC) สถิติระดับโลกชี้ชัดว่า กระบวนการตรวจสอบความถูกต้องเชิงฟังก์ชัน (Functional Verification) กินเวลาและทรัพยากรไปถึง 60%–70% ของวงจรการออกแบบชิปทั้งโครงการ หากมีข้อผิดพลาด (Hardware Bug) หลุดรอดผ่านไปถึงขั้นตอนผลิตเวเฟอร์จริง การแก้ไขหน้ากาก (Mask Respin) จะต้องสูญเสียเงินนับล้านดอลลาร์สหรัฐและทำให้ชิปพลาดช่วงเวลาเปิดตัวสู่ตลาด

UVM (Universal Verification Methodology) คือไลบรารีคลาสมาตรฐานของภาษา SystemVerilog ที่ได้รับการรับรองโดยสมาคม IEEE (IEEE 1800.2) เพื่อสร้างกรอบการทำงานสำหรับการสร้าง Verification Environment ที่มีคุณสมบัติโมดูลาร์ (Modular), สามารถนำกลับมาใช้ซ้ำได้ (Reusable), และรองรับการทำงานในระดับองค์กรข้ามแพลตฟอร์ม EDA ทั้ง Synopsys VCS, Cadence Xcelium, และ Siemens Questa

02 ลำดับชั้น UVM Component Hierarchy และบทบาทหน้าที่

ใน UVM คลาสทั้งหมดสืบทอดมาจากคลาสแม่ 2 ตัวหลัก:

• uvm_object: คลาสสำหรับข้อมูลชั่วคราว (Transient Objects) เช่น ข้อมูลแพ็กเก็ต (Sequence Items), การตั้งค่า (Configuration Objects) ที่ถูกสร้างขึ้น ใช้งาน และถูกทำลายโดย Garbage Collector
• uvm_component: คลาสสำหรับส่วนประกอบเชิงโครงสร้างที่คงที่ (Quasi-Static Structural Components) มีลำดับชั้นความเป็นพ่อ-ลูก (Parent-Child Hierarchy) และมีส่วนร่วมในวงจรชีวิตของ UVM Phases

03 การสื่อสารระดับทรานแซกชัน (Transaction-Level Modeling: TLM 2.0)

การเชื่อมต่อระหว่างคอมโพเนนต์ใน UVM ไม่ใช้การต่อสายสัญญาณแบบ Pin-level แต่ใช้การส่งผ่านข้อมูลระดับคำสั่งผ่าน TLM Ports (Transaction-Level Modeling):

04 ลำดับขั้นของเฟส (Phasing Execution) และกลไก Objections

UVM ดำเนินการทดสอบผ่านลำดับขั้นตอนที่ถูกกำหนดไว้ล่วงหน้าอย่างเคร่งครัด เพื่อให้คอมโพเนนต์ทุกตัวในระบบทำงานสอดประสานกัน:

05 UVM Factory และฐานข้อมูลคอนฟิก (uvm_config_db)

หนึ่งในพลังที่แข็งแกร่งที่สุดของ UVM คือแนวคิด Polymorphism (การพ้องรูป) ผ่านกลไก UVM Factory ซึ่งเปิดโอกาสให้วิศวกรสามารถสลับเปลี่ยนคลาสย่อย (Derived Class) เข้าแทนที่คลาสแม่ (Base Class) ได้โดยไม่ต้องแก้ไขซอร์สโค้ดเดิมแม้แต่บรรทัดเดียว:

// การลงทะเบียนคลาสเข้าสู่ Factory
class my_driver extends uvm_driver #(my_transaction);
  `uvm_component_utils(my_driver)
  // ...
endclass

// ในไฟล์ Test: แทนที่ Driver เดิมด้วย Error-Injection Driver พิเศษ
class error_test extends base_test;
  `uvm_component_utils(error_test)

  virtual function void build_phase(uvm_phase phase);
    // สั่งให้ Factory แทนที่ my_driver ด้วย my_error_driver ทุกตำแหน่ง
    set_type_override_by_type(my_driver::get_type(), my_error_driver::get_type());
    super.build_phase(phase);
  endfunction
endclass

นอกจากนี้ การส่งผ่านพารามิเตอร์และการอ้างอิง Virtual Interface จาก Top-level Module ลงสู่วงจร UVM ดำเนินการผ่าน uvm_config_db#(T):

06 สถาปัตยกรรม Sequence และ Virtual Sequences

ใน UVM การสร้างสัญญาณกระตุ้นถูกแยกขาดออกจาก Driver โดยใช้โครงสร้าง 3 ประสาน:

1. uvm_sequence_item: โครงสร้างข้อมูลแพ็กเก็ตที่มีการใส่คีย์เวิร์ด rand และระบุข้อกำหนด constraint
2. uvm_sequencer: ทำหน้าที่เป็นนายสถานีคอยจัดคิวและประสานงานระหว่าง Sequence หลายชุด
3. uvm_sequence: สคริปต์ขั้นตอนการทำงานที่สร้างและสุ่มข้อมูล sequence_item แล้วส่งต่อไปยัง Sequencer ผ่านคำสั่ง start_item() และ finish_item()

07 Scoreboarding และการปิดเป้าหมายความครอบคลุม (Coverage Closure)

การยืนยันความถูกต้องในแนวทาง Coverage-Driven Verification (CDV) ไม่ได้วัดจากจำนวนวันที่รันการจำลอง แต่วัดจากตัวเลขชี้วัดความครอบคลุม 2 มิติ:

08 ตัวอย่างสถาปัตยกรรมโค้ด UVM ระดับโปรดักชัน (Production Code Pattern)

ตัวอย่างการเขียน UVM Driver ขั้นพื้นฐานที่รับไอเทมจาก Sequencer และแปลงเป็นพัลส์คลื่นบน Virtual Interface อย่างถูกต้องตามหลักมาตรฐาน:

class axi_master_driver extends uvm_driver #(axi_transaction);
  `uvm_component_utils(axi_master_driver)

  virtual axi_if vif;  // Virtual Interface เชื่อมโยงสู่ DUT

  function new(string name = "axi_master_driver", uvm_component parent = null);
    super.new(name, parent);
  endfunction

  virtual function void build_phase(uvm_phase phase);
    super.build_phase(phase);
    if (!uvm_config_db#(virtual axi_if)::get(this, "", "vif", vif))
      `uvm_fatal("NOVIF", {"Virtual interface must be set for: ", get_full_name()});
  endfunction

  virtual task run_phase(uvm_phase phase);
    forever begin
      // ดึง Transaction ถัดไปจาก Sequencer
      seq_item_port.get_next_item(req);
      drive_transfer(req);
      seq_item_port.item_done();
    end
  endtask

  virtual task drive_transfer(axi_transaction tr);
    @(posedge vif.clk);
    vif.awaddr  <= tr.addr;
    vif.awvalid <= 1'b1;
    vif.wdata   <= tr.data;
    vif.wvalid  <= 1'b1;
    wait(vif.awready && vif.wready);
    @(posedge vif.clk);
    vif.awvalid <= 1'b0;
    vif.wvalid  <= 1'b0;
  endtask
endclass