SEMICONDUCTOR — DEEP DIVE

IR Drop & EM Analysis:
IR Drop & EM Analysis

ENGINEERING

01 บทนำ: Ir Drop คืออะไร

ในโลกของการออกแบบวงจรรวม (IC Design) IR Drop คือปัญหาทางไฟฟ้าที่สำคัญที่สุดประการหนึ่งในขั้นตอน Physical Design โดยนิยามแล้ว IR Drop คือแรงดันไฟฟ้าที่ลดลง (Voltage Drop) ระหว่างแหล่งจ่ายไฟ (Power Supply) กับจุดใช้งานจริงภายในชิป ซึ่งเกิดจากความต้านทาน (Resistance - R) ของโครงข่ายจ่ายไฟ (Power Grid) ตามกฎของโอห์ม ($V = I \times R$) การที่กระแสไฟฟ้า ($I$) ไหลผ่านตัวนำที่มีความต้านทาน ส่งผลให้แรงดันไฟฟ้าที่ไปถึงทรานซิสเตอร์ลดต่ำลงกว่าค่าที่ควรจะเป็น

ความสำคัญของ IR Drop อยู่ที่ผลกระทบโดยตรงต่อความเสถียรของวงจร หากแรงดันที่ลดลงมีค่ามากเกินไป จะทำให้ Delay ของ Gate สูงขึ้น ส่งผลให้ Timing ของวงจรผิดพลาด หรือในกรณีที่เลวร้ายที่สุดอาจทำให้ลอจิกของวงจรเปลี่ยนสถานะผิดพลาด (Functional Failure) ทำให้ชิปไม่สามารถทำงานได้ตามความเร็วที่ออกแบบไว้ ในฐานะ IC Design Engineer การควบคุม IR Drop ให้คงอยู่ในระดับที่ยอมรับได้ (ปกติคือไม่เกิน 3-5% ของ Supply Voltage) จึงเป็นหัวใจสำคัญของการทำ Power Integrity (PI) ก่อนส่งไฟล์ GDSII ไปยังโรงงานผลิต

📍 CAREER ROADMAP CONTEXT

STAGE 05 — PHYSICAL DESIGN: Floorplan, P&R & Clock Tree
วาง floorplan, ทำ power planning, place & route, CTS (Clock Tree Synthesis), routing optimization, IR drop / EM analysis — จนได้ GDSII พร้อม tape-out
Tools: Cadence Innovus / Synopsys ICC2, RedHawk, Tempus
Related: Floorplanning & Power Planning · Place & Route · Clock Tree Synthesis (CTS)
Path: IC Design Engineer

02 หลักการพื้นฐาน

ในเชิงฟิสิกส์ IR Drop เกิดจากความต้านทานแบบปรสิต (Parasitic Resistance) บนชั้นโลหะ (Metal Layers) และ Via ที่ทำหน้าที่จ่ายไฟ ซึ่งประกอบด้วยความต้านทานตามยาว (Line Resistance) ของ Power Stripe และความต้านทานที่จุดสัมผัสระหว่างชั้นโลหะ เราสามารถแบ่ง IR Drop ออกเป็น 2 ประเภทหลัก ได้แก่ Static IR Drop และ Dynamic IR Drop

$V_{drop} = I_{avg} \times R_{path}$

สำหรับ Static IR Drop นั้นพิจารณาจากกระแสเฉลี่ย ($I_{avg}$) ที่ไหลผ่านโครงข่ายในสภาวะคงที่ ในขณะที่ Dynamic IR Drop พิจารณาจากการทำงานของวงจรในสภาวะชั่วขณะ (Transient) ซึ่งเกี่ยวข้องกับกระแสกระชากในจังหวะที่มีการสลับสถานะของสัญญาณ (Switching Activity) ซึ่งสัมพันธ์กับค่าความจุไฟฟ้า ($C$) ของวงจร โดยนิยามด้วยสมการ $I = C \frac{dV}{dt}$ ซึ่งหากวงจรมีการสลับสถานะพร้อมกันจำนวนมาก จะทำให้เกิดกระแสกระชากขนาดใหญ่ ก่อให้เกิด Voltage Droop ที่รุนแรงในช่วงเวลาสั้นๆ (Nano-seconds) ซึ่งเครื่องมือวิเคราะห์ต้องคำนวณโดยใช้ Vector-based หรือ Vectorless simulation เพื่อหาค่าสูงสุดของแรงดันที่ตกหายไป

03 วิธีการและเทคนิค

กระบวนการจัดการ IR Drop ในขั้นตอน Physical Design เริ่มต้นตั้งแต่การทำ Power Planning ซึ่งวิศวกรต้องออกแบบ Grid ของสายไฟ (Power Mesh) ให้มีความหนาแน่นเพียงพอ เพื่อลดค่าความต้านทาน ($R$) ให้ได้มากที่สุด การวางตำแหน่งของทรานซิสเตอร์ (Placement) ที่มีการกินกระแสสูงต้องกระจายตัวอย่างสม่ำเสมอ เพื่อไม่ให้เกิด Hotspot ของการดึงกระแสในพื้นที่ใดพื้นที่หนึ่งมากเกินไป

Power Mesh Synthesis: ออกแบบขนาดความกว้าง (Width) และระยะห่าง (Pitch) ของ Metal Layer บนชั้นบนๆ (Top Metals) ให้มีความต้านทานต่ำ
Decoupling Capacitor (Decap) Insertion: การวางตัวเก็บประจุแบบกระจายเพื่อช่วยรักษาแรงดันให้คงที่ในช่วงที่มีกระแสกระชากสูง
Via Pillar Optimization: เพิ่มจำนวน Via ระหว่างชั้นโลหะเพื่อลดความต้านทานรวมของทางผ่านกระแส

หลังจากทำ P&R (Place & Route) แล้ว วิศวกรจะใช้เครื่องมือวิเคราะห์เพื่อตรวจสอบจุดที่มีแรงดันตกลงต่ำกว่าเกณฑ์ (Violation) หากพบจุดบกพร่อง วิศวกรต้องทำการปรับแก้โดยการขยายขนาดสายไฟ (Metal Widening), การเพิ่ม Decap หรือการทำ Metal Fill เพิ่มเติมจนกว่าการวิเคราะห์ IR Drop จะผ่านเกณฑ์ (Sign-off condition)

04 เทคนิคขั้นสูง

ในเทคโนโลยีการผลิตระดับ Sub-5nm ปัญหา IR Drop กลายเป็นความท้าทายระดับวิกฤตเนื่องจากโครงสร้างโลหะที่มีขนาดเล็กลงเรื่อยๆ ส่งผลให้ค่าความต้านทานต่อนิ้ว (Resistance per unit length) พุ่งสูงขึ้นอย่างทวีคูณ (Size Effect) นอกจากนี้ การใช้เทคนิค Multi-patterning ยังส่งผลให้ความต้านทานใน Via มีค่าไม่แน่นอน ทำให้การคาดการณ์ IR Drop ทำได้ยากขึ้น

แนวทางแก้ไขในระดับล้ำสมัยรวมถึงการใช้ Power Delivery Network (PDN) แบบใหม่ เช่น Backside Power Delivery (BSPDN) ซึ่งเป็นการจ่ายไฟจากด้านหลังของเวเฟอร์โดยตรง ทำให้ไม่ต้องแย่งพื้นที่ในระดับ Metal Stack และช่วยลดความต้านทานในโครงข่ายลงได้อย่างมหาศาล อีกทั้งยังมีงานวิจัยด้านการใช้วัสดุตัวนำใหม่ๆ เช่น Ruthenium หรือเทคนิคการทำ Air Gap เพื่อลด Parasitic Capacitance ซึ่งมีผลทางอ้อมต่อการเกิด Dynamic IR Drop ช่วยให้ชิปสามารถทำงานที่ความถี่สูงขึ้นได้โดยไม่ประสบปัญหาเรื่องแรงดันไม่เสถียร

05 เครื่องมือและอุปกรณ์

Industry Standard Tools: การวิเคราะห์ IR Drop จำเป็นต้องใช้เครื่องมือระดับ Sign-off ที่มีความละเอียดสูงเพื่อความแม่นยำในการคำนวณแรงดันไฟฟ้า

Ansys RedHawk-SC: ถือเป็นมาตรฐานทองคำ (Gold Standard) ในอุตสาหกรรมสำหรับการวิเคราะห์ Power Integrity และ Reliability
Cadence Innovus / Tempus: มักใช้ในการวิเคราะห์ IR Drop ตั้งแต่ในระหว่างขั้นตอนการออกแบบ (Early-stage) เพื่อลดรอบเวลาการวนลูปแก้ปัญหา
Synopsys IC Validator / PrimePower: ใช้ในการทำ Sign-off สำหรับการตรวจสอบความถูกต้องของ Power Grid และความหนาแน่นของกระแสไฟฟ้า (Electromigration)

เครื่องมือเหล่านี้จะรับไฟล์เทคโนโลยี (.lef, .tech, .oa) ร่วมกับไฟล์ Design Netlist และไฟล์ Switching Activity (FSDB/VCD) เพื่อจำลองสถานการณ์การใช้งานจริงของชิปและคำนวณหาจุดที่แรงดันตกลงมากเกินไป

06 การประยุกต์ใช้ในอุตสาหกรรม

ในระดับโรงงานผลิต (Foundries) อย่าง TSMC, Samsung และ Intel การจัดการ IR Drop ไม่ใช่แค่หน้าที่ของนักออกแบบวงจร แต่เป็นสิ่งที่ Foundry ต้องเตรียม Library ข้อมูลทางไฟฟ้าที่แม่นยำ (PVT Corners) ให้กับนักออกแบบ การผิดพลาดของ IR Drop ส่งผลกระทบโดยตรงต่อ Yield ของเวเฟอร์ หากการคำนวณไม่แม่นยำ อาจทำให้ชิปจำนวนมหาศาลเสีย (Defective) เนื่องจากทำงานไม่เสถียรที่แรงดันต่ำหรือที่ความเร็วสูงสุด (Speed binning failure)

เหตุการณ์ความผิดพลาดจาก IR Drop ในอดีตได้นำไปสู่ความสูญเสียทางเศรษฐกิจมูลค่าหลายพันล้านดอลลาร์ เนื่องจากต้องทำ Tape-out ใหม่ (Re-spin) ซึ่งใช้เวลานานและมีต้นทุนสูงมาก ดังนั้นใน Supply Chain ของโลกเซมิคอนดักเตอร์ การทำ IR Drop Sign-off จึงเป็นกำแพงสุดท้ายก่อนการผลิตจริง เพื่อให้มั่นใจได้ว่าผลิตภัณฑ์ที่ออกจากโรงงานจะสามารถทำงานได้ตามสเปกที่ระบุไว้ใน Datasheet อย่างสมบูรณ์แบบ