PHYSICAL DESIGN — AUTOMATED LAYOUT SYNTHESIS

Place & Route (P&R) Implementation
Analytical Placement, Detailed Routing, CCOpt & Timing Closure

อ่าน 30 นาที อัปเดต 2026–2028 Standard Physical Design & Signoff

เจาะลึกกระบวนการ Place and Route ตั้งแต่อัลกอริทึม Analytical Placement แบบฟิสิกส์ประจุไฟฟ้า การแก้ปัญหา Routing Congestion ลำดับขั้นการเดินสายสัญญาณ (Global/Track/Detailed) การควบคุม Crosstalk ด้วย Non-Default Rules (NDR) การขจัด Antenna Violations ไปจนถึงการจูนสัญญาณนาฬิการ่วม (CCOpt) ในชิประดับซับ 2 นาโนเมตร

01 นิยามและภาพรวมของ Place & Route (P&R)

Place and Route (P&R) หรือการจัดวางและเดินสายวงจร คือกระบวนการหลักของ Physical Design Implementation ที่แปลงวงจรเกตเชิงนามธรรม (Gate-Level Netlist จาก Logic Synthesis) ให้ออกมาเป็นโครงร่างระนาบทางกายภาพ (Physical Layout) ที่สมบูรณ์แบบบนแผ่นเวเฟอร์ซิลิคอน โดยต้องปฏิบัติตามกฎการผลิต (Design Rules) นับพันข้อของโรงงานผลิต (Foundry PDK) และบรรลุเป้าหมายด้านประสิทธิภาพทั้งสามด้าน (PPA: Power, Performance, Area) พร้อมส่งออกเป็นไฟล์ GDSII หรือ OASIS สำหรับขั้นตอน Mask Tape-out

💡

สะพานเชื่อมระหว่าง Logic กับ Physics

ในยุคเทคโนโลยีซับ 5 นาโนเมตรลงมา ความล่าช้าของวงจรไม่ได้ขึ้นอยู่กับเกตทรานซิสเตอร์เป็นหลักอีกต่อไป แต่ถูกครอบงำด้วย Interconnect Wire Delay ($RC$) สูงถึง 60–75% ของความล่าช้ารวม การจัดวางเซลล์ (Placement) และการเลือกชั้นโลหะในการเดินสาย (Routing) จึงเป็นปัจจัยชี้ขาดความเร็วสัญญาณนาฬิกา (Fmax) ของชิป

📍 CAREER ROADMAP CONTEXT

STAGE 05 — PHYSICAL DESIGN: Floorplan, P&R & Clock Tree
วาง floorplan, ทำ power planning, place & route, CTS (Clock Tree Synthesis), routing optimization, IR drop / EM analysis — จนได้ GDSII/OASIS พร้อม tape-out
Tools: Synopsys Fusion Compiler / ICC2, Cadence Innovus, Siemens Aprisa, Ansys RedHawk-SC
Related: Floorplanning & Power Planning · Clock Tree Synthesis (CTS) · Static Timing Analysis (STA)
Path: Physical Design Engineer, P&R Methodology Specialist, Timing Closure Engineer

02 อัลกอริทึมการจัดวางเซลล์ (Placement Engine & Electrostatics Analogy)

การจัดวาง Standard Cells นับสิบล้านเซลล์ลงในแถว Site Rows ดำเนินการผ่าน 3 ขั้นตอนหลัก:

Global Placement (GP): กระจายเซลล์ทั่วทั้ง Core Area เพื่อหาตำแหน่งอุดมคติที่ทำให้ความยาวสายรวม (Wirelength) ต่ำที่สุดโดยผ่อนปรนกฎการทับซ้อนชั่วคราว
Legalization (LG): ปรับตำแหน่งเซลล์ให้ลงล็อกกับ Site Rows ในแนวกริดอย่างถูกต้อง ปราศจากการทับซ้อนกัน และหันหน้าขั้ว Power/Ground Rails ตรงกัน
Detailed Placement (DP): การสลับตำแหน่งเซลล์ข้างเคียงเฉพาะที่ (Local Swapping) เพื่อลดความยาวสาย Half-Perimeter Wirelength (HPWL) และคลี่คลายปัญหาความแออัดของพิน

ANALYTICAL ELECTROSTATIC PLACEMENT (ePlace / DREAMPlace FORMULATION)

$$ \min_{\mathbf{x}, \mathbf{y}} W(\mathbf{x}, \mathbf{y}) + \lambda \cdot \mathcal{D}(\mathbf{x}, \mathbf{y}) $$

$$ \nabla^2 \psi(x, y) = -\rho(x, y) \implies \mathbf{E}(x, y) = -\nabla \psi(x, y) $$

เมื่อ $W(\mathbf{x}, \mathbf{y})$ คือฟังก์ชันประมาณการความยาวสายแบบเรียบ (Weighted-Average Wirelength), $\mathcal{D}$ คือโทษปรับความหนาแน่น (Density Penalty) ซึ่งจำลองเซลล์เป็นประจุไฟฟ้าบวกที่ผลักกันเองตามสมการปัวซอง (Poisson's Equation) ทำให้เซลล์กระจายตัวอย่างสม่ำเสมอโดยอัตโนมัติ

03 การวิเคราะห์และคลี่คลายปัญหา Routing Congestion

Routing Congestion เกิดขึ้นเมื่อความต้องการใช้ช่องทางเดินสายสัญญาณในบริเวณใดบริเวณหนึ่ง (Routing Demand) สูงเกินกว่าขีดความสามารถที่ชั้นโลหะในบริเวณนั้นจะรองรับได้ (Routing Capacity) การประเมินทำผ่านการแบ่งชิปออกเป็นกริด Global Cells (GCells):

GCELL OVERFLOW & ROUTING CAPACITY

$$ \text{Overflow}_{GCell} = \max(0, \text{Demand}_{wire} - \text{Capacity}_{tracks}) $$

หากผลรวมของ Overflow ใน GCell สูงกว่า $0.5\%\text{–}1.0\%$ ของพื้นที่ทั้งหมด เครื่องมือ Detailed Router จะไม่สามารถเดินสายได้สำเร็จและเกิดการละเมิดกฎ DRC ค้างเติ่ง (Unresolved Shorts/Spacing)

TECHNIQUE 01

Cell Padding (Keepout Margin)

ใส่ระยะเว้นวรรคเสมือน (Padding) ให้กับเซลล์ที่มีจำนวนพินหนาแน่นสูง (เช่น Multiplexers, AOI/OAI Gates) เพื่อบังคับให้เซลล์กระจายตัวห่างกันมากขึ้น เพิ่มพื้นที่ให้เวียและสายโลหะแทรกตัว

TECHNIQUE 02

Partial Placement Blockage

กำหนดเพดานความหนาแน่นสูงสุด (เช่น Density Limit < 60%) ในบริเวณคอขวด เช่น ช่องแคบระหว่าง SRAM Macros เพื่อป้องกันไม่ให้เอนจินยัดเยียดเซลล์เข้าไปมากเกินไป

04 ลำดับขั้นการเดินสายสัญญาณ (Routing Stages: Global, Track, Detailed)

การเดินสายสัญญาณบนชั้นโลหะ $10\text{–}15$ ชั้นดำเนินไปตามลำดับขั้นแบบแบ่งแยกและเอาชนะ (Divide-and-Conquer):

ลำดับขั้นการเดินสาย	กลไกการทำงานหลัก	ผลลัพธ์ที่ได้ (Deliverables)	อัลกอริทึมที่ใช้
Global Routing (GR)	วางแผนเส้นทางเชื่อมต่อข้ามกริด GCells ขนาดใหญ่ คำนวณความแออัดของเลเยอร์แนวนอนและแนวตั้ง	โครงร่างเส้นทางโดยรวม (3D Topology & Layer Assignment)	Maze Routing (Lee's Algorithm, A* Search, Rip-up & Reroute)
Track Assignment (TA)	กำหนดสัญญาณที่เดินทางไกลลงในแต่ละแนว Track ของชั้นโลหะจริง พยายามจัดให้อยู่บนแทร็กเดียวกันยาวที่สุด	ลดการใช้เวียข้ามชั้น (Via Minimization)	Bipartite Matching / Interval Graph Coloring
Detailed Routing (DR)	ลากเส้นลายวงจรจริงทีละพิกเซลบนกริดความละเอียดสูง เชื่อมต่อเข้ากับขาพินของ Standard Cells	Physical Polygon Wires & Contacts พร้อมส่งออก GDSII	DRC-Driven Path Search พร้อมฟังก์ชันกู้คืนข้อผิดพลาดอัตโนมัติ

05 สัญญาณรบกวนข้ามสาย (Signal Integrity, Crosstalk & NDR)

ในเทคโนโลยีขั้นสูง เส้นสายโลหะมีความสูงมากกว่าความกว้าง (High Aspect Ratio Wires) ทำให้ความจุปรสิตระหว่างสายคู่ขนาน (Coupling Capacitance $C_c$) คิดเป็นมากกว่า 75% ของความจุรวม ก่อให้เกิดปัญหาใหญ่สองประการ:

Crosstalk Noise (Glitch): สัญญาณรบกวนที่เหนี่ยวนำเข้าไปยังสายสัญญาณข้างเคียงที่อยู่นิ่ง (Quiet Victim) หากแรงดัน Glitch สูงเกินเกณฑ์ อาจทำให้ฟลิปฟลอปจับค่าผิดพลาด
Crosstalk Delta-Delay: หากสาย Aggressor สลับสถานะในทิศทางตรงกันข้ามกับสาย Victim พร้อมกัน (Opposite Switching) ปรากฏการณ์ Miller Effect จะทำให้เสมือนว่าความจุเพิ่มขึ้นเป็นสองเท่า ($2 C_c$) ส่งผลให้ Delay ช้าลงจนเกิด Setup Violation

NON-DEFAULT ROUTING RULES (NDR 2W2S SPECIFICATION)

$$ \text{Width}_{NDR} = 2 \times W_{min}, \quad \text{Spacing}_{NDR} = 2 \times S_{min} $$

การใช้กฎ NDR 2W2S กับเส้นสัญญาณนาฬิกา (Clock Nets) และสัญญาณไครติคอล ช่วยลดความต้านทานสายลง 50% และลด Coupling Capacitance ลงมากกว่า 60% ป้องกันปัญหา Crosstalk และลดค่า Clock Jitter ได้อย่างยอดเยี่ยม

06 กฎเสาอากาศ (Antenna Effect) และการแทรกไดโอดป้องกัน

ในระหว่างกระบวนการกัดแผ่นเวเฟอร์ด้วยพลาสมาแห้ง (Plasma Dry Etching / RIE) เส้นโลหะขนาดยาวที่ต่ออยู่กับขั้ว Gate ของทรานซิสเตอร์ MOSFET จะทำหน้าที่เหมือน เสาอากาศ (Antenna) ดักจับประจุไอออนิกจากพลาสมา หากประจุสะสมมากเกินไป สนามไฟฟ้าแรงสูงจะทะลุผ่านชั้นเกตออกไซด์บางๆ ($t_{ox} < 1.5\text{ nm}$) ก่อให้เกิดความเสียหายถาวร (Gate Oxide Breakdown):

ANTENNA RATIO (AR) FORMULATION

$$ AR = \frac{\text{Area of Metal Interconnect}}{\text{Area of Transistor Gate Oxide}} = \frac{L_{metal} \times W_{metal}}{L_{gate} \times W_{gate}} \le AR_{limit} $$

Foundry PDK จะกำหนดขีดจำกัด $AR_{limit}$ (ปกติอยู่ระหว่าง 200:1 ถึง 500:1) หากสายมีพื้นที่เกินเกณฑ์ จะเกิด Antenna Violation

SOLUTION A

Metal Layer Jumper (Layer Hopping)

ตัดเส้นโลหะบนชั้นล่างแล้วกระโดดขึ้นไปเดินบนชั้นโลหะที่สูงกว่า (เช่น M1 กระโดดขึ้น M3) ใกล้กับขาเกต วิธีนี้ช่วยตัดตอนความยาวสายโลหะที่เชื่อมกับเกตในขณะที่เครื่องจักรทำการกัดชั้นล่าง ทำให้พื้นที่สะสมประจุเหลือเพียงส่วนสั้นๆ

SOLUTION B

Antenna Diode Insertion

ต่อไดโอดไบแอสย้อนกลับ (Reverse-biased PN Junction Diode) เข้ากับสายสัญญาณใกล้กับขาเกต ประจุไฟฟ้าจากพลาสมาจะรั่วไหลลงสู่ Substrate ผ่านทางไดโอดได้อย่างปลอดภัยโดยไม่ทำอันตรายต่อเกตออกไซด์

07 Clock-Concurrent Optimization (CCOpt) และการปิดไทมิ่ง

ในแนวทางการออกแบบยุคใหม่ ขั้นตอนการสร้างโครงข่ายสัญญาณนาฬิกา (CTS) และการปรับแต่งดาต้าพาธ (Data Path Optimization) ไม่ได้ทำแยกขาดจากกันอีกต่อไป แต่จะรวมกันเป็นเอนจินเดียวที่เรียกว่า Clock-Concurrent Optimization (CCOpt):

CCOpt ใช้เทคนิค Useful Skew Scheduling โดยการหน่วงสัญญาณนาฬิกาของรีจิสเตอร์เป้าหมาย (Capture Clock) หรือเร่งสัญญาณนาฬิกาของรีจิสเตอร์ต้นทาง (Launch Clock) อย่างตั้งใจ เพื่อ "ยืมเวลา" (Time Borrowing) จากช่วงสัญญาณนาฬิกาที่ยังมีเวลาเหลือ (Positive Slack) มาช่วยชดเชยให้กับดาต้าพาธที่มีสัญญาณล่าช้าวิกฤต (Critical Paths):

TIMING CLOSURE WITH USEFUL SKEW

$$ T_{clk} \ge T_{cq} + T_{logic} + T_{setup} - (t_{skew\_capture} - t_{skew\_launch}) $$

การปรับตั้ง $T_{skew} = t_{skew\_capture} - t_{skew\_launch} > 0$ ช่วยขจัด Setup Violation ได้โดยไม่ต้องขยายขนาดลอจิกเกตให้กินพลังงานเพิ่มขึ้น

08 ความท้าทาย P&R ในเทคโนโลยี Sub-2nm (GAA, CFET & High-NA EUV)

ในโหนดการผลิตระดับ $2\text{nm}$ และ $1.4\text{nm}$ วิศวกร P&R ต้องเผชิญหน้ากับข้อจำกัดทางฟิสิกส์ชั้นสูง:

Track Coloring & Multi-Patterning: เส้นสายบนชั้น M0/M1 ถูกแบ่งออกเป็นสี (Colors) ต่างๆ สำหรับการสแกนด้วยหน้ากากคนละชุด การเดินสายห้ามเกิดข้อขัดแย้งของสี (Coloring Conflict DRC)
Pin Accessibility Crisis: โครงสร้างทรานซิสเตอร์ GAA Nanosheet และ CFET มีขนาดพินเล็กมากในระดับไม่กี่นาโนเมตร การเชื่อมต่อเวีย (Via Insertion) ลงบนขาพินโดยไม่ละเมิดระยะห่างขั้นต่ำกลายเป็นคอขวดหลักของ Detailed Router
Anamorphic Stitching Constraints: เครื่องสแกนเนอร์ High-NA EUV (0.55 NA) มีขนาดช่องสแกนลดลงครึ่งหนึ่ง (Half-Field Size) การเดินสายข้ามรอยต่อ Reticle Stitch Line ต้องได้รับการควบคุมอย่างเข้มงวดเพื่อป้องกันข้อผิดพลาดจากการเหลื่อมล้ำทางแสง (Optical Overlay Errors)

// QUICK CONCEPT CHECK

เหตุใดเทคนิค Non-Default Routing (NDR 2W2S) จึงนิยมนำมาใช้กับเครือข่ายสัญญาณนาฬิกา (Clock Tree Nets) ในขั้นตอน P&R?