Leading Edge
Process Comparison
เปรียบเทียบเทคโนโลยีการผลิตชิประดับแนวหน้าตั้งแต่ 3nm, 2nm จนถึง 1.8nm จากผู้ผลิตชั้นนำ 3 ราย
01 ภาพรวมการแข่งขัน Sub-2nm & Angstrom Era
การแข่งขันในตลาด Advanced Semiconductor Process Node ในปี 2026 ก้าวเข้าสู่ยุค Angstrom Era (<2nm) อย่างเต็มรูปแบบ โดยผู้เล่นระดับแนวหน้าทั้ง 3 ราย — TSMC, Intel Foundry, และ Samsung Foundry — ต่างงัดกลยุทธ์ทางสถาปัตยกรรมทรานซิสเตอร์ (Transistor Architecture), ระบบจ่ายพลังงานด้านหลังแผ่นเวเฟอร์ (Backside Power Delivery Network - BSPDN), และเทคโนโลยีรังสีเอกซ์ตรีมยูวีความละเอียดสูง (High-NA EUV Lithography) มาขับเคี่ยวกันเพื่อครองความเป็นผู้นำในตลาด AI Accelerators, High-Performance Computing (HPC), และ Flagship Mobile SoCs
2. Power Delivery Revolution: นำเทคโนโลยี BSPDN (Backside Power Delivery) มาใช้แยกสายจ่ายไฟ VDD/VSS ไปไว้ด้านหลังแผ่นเวเฟอร์ แก้ปัญหา IR-drop และลดความแออัดของชั้นโลหะสัญญาณ (Signal Routing Congestion)
3. Lithography Evolution: การเริ่มติดตั้งเครื่อง High-NA EUV (ASML Twinscan EXE:5000/5200, 0.55 NA) สำหรับโหนดระดับ 1.4nm (14A / A14)
02 การ์ดเปรียบเทียบโหนดระดับแนวหน้า
03 ตารางเปรียบเทียบเชิงวิศวกรรมละเอียด (PPA & Technology Stack)
การเปรียบเทียบโหนดข้ามผู้ผลิตต้องพิจารณาตัวชี้วัดจริง (Effective Transistor Density, Gate Pitch / CPP, Metal Pitch / MMP, และ Power Integrity) เนื่องจากชื่อเรียกทางการตลาด (Commercial Node Naming) ไม่ได้สะท้อนขนาดทางกายภาพของเกตโดยตรงอีกต่อไป
| พารามิเตอร์ทางวิศวกรรม | TSMC N3E / N2 | Intel 18A | Samsung SF2 |
|---|---|---|---|
| Marketing Node Name | N3E (3nm) / N2 (2nm) | Intel 18A (1.8nm / 18Å) | SF2 (2nm) |
| HVM Status (2025–2026) | ✅ Mature HVM (N3E/N3P) / N2 Ramp | 🟡 HVM Ramp (Panther Lake / Clearwater) | 🔴 Early Production (SF2 yield ramp) |
| Transistor Architecture | FinFET (N3E) → Nanosheet GAA (N2) | RibbonFET (4-sided GAA) | MBCFET™ (Multi-Bridge GAA) |
| Contacted Poly Pitch (CPP) | ~48 nm (N3E) / ~43 nm (N2) | ~45 nm | ~46 nm |
| Min Metal Pitch (MMP / M0/M1) | ~23 nm (N3E) / ~20 nm (N2) | ~20 nm (Ru/Cu hybrid) | ~22 nm |
| Transistor Density (MTr/mm²) | ~290 MTr (N3E) → ~340 MTr (N2) | ~310–360 MTr/mm² (est. full cell) | ~280–330 MTr/mm² |
| Backside Power Delivery (BSPDN) | ❌ ไม่มีใน N3/N2 (มีใน A16 'SuperPower') | ✅ PowerVia (ลด IR drop 30-40%) | 🟡 มีใน SF2Z (Target 2027) |
| Lithography Platform | ASML NXE:3600D/3800E (0.33 NA EUV) | NXE:3600D/3800E (High-NA ใน 14A) | NXE:3600D/3800E (0.33 NA EUV) |
| Interconnect Metallization | Dual-Damascene Cu + Co/Ru Liner | Subtractive Ru / Advanced Cu + PowerVia | Dual-Damascene Cu + Ruthenium Caps |
| Design Ecosystem & IP Maturity | สมบูรณ์แบบที่สุด (Open Innovation Platform) | กำลังเติบโตเร็ว (Synopsys/Cadence 18A PDKs) | SAFE Ecosystem (รองรับ AI/Mobile IPs) |
| สถานที่ผลิตหลัก (Fab Sites) | ไต้หวัน (Fab 18 Tainan, Fab 20 Hsinchu/Kaohsiung) | สหรัฐอเมริกา (Fab 52/62 Arizona, Fab 34 Ireland) | เกาหลีใต้ (Pyeongtaek Line 3/4, Hwaseong) |
04 นวัตกรรมเชิงโครงสร้าง: FinFET vs GAA vs BSPDN
การขยายขนาดทรานซิสเตอร์ในยุค Angstrom ไม่สามารถพึ่งพาเพียงการลดความยาวเกต (Gate Length Scaling) ได้อีกต่อไป เนื่องจากผลกระทบของ Quantum Mechanical Tunneling และ Drain-Induced Barrier Lowering (DIBL) ทำให้ต้องปรับสถาปัตยกรรมแบบองค์รวม:
🔴 1. FinFET สู่ Gate-All-Around (Nanosheet / RibbonFET / MBCFET)
| พารามิเตอร์ | FinFET (3D Fin) | GAA Nanosheet (4D Gate) | CFET (Complementary FET) |
|---|---|---|---|
| การควบคุม Channel | Gate โอบรอบ Fin 3 ด้าน (บนและซ้าย-ขวา) | Gate โอบล้อมแผ่น Nanosheet ครบทั้ง 4 ด้าน | Gate โอบรอบ Monolithic Stack n-FET + p-FET ในแนวตั้ง |
| Subthreshold Swing (SS) | ~70–75 mV/dec (เริ่มมี leakage ที่ short channel) | <65 mV/dec (ใกล้เคียงอุดมคติ 60 mV/dec) | <62 mV/dec |
| Drive Current Tuning | ไม่ต่อเนื่อง (Discrete โดยการนับจำนวน Fin: 1-fin, 2-fin) | ต่อเนื่อง (Continuous โดยปรับความกว้างแผ่น Wsheet) | ปรับได้อิสระทั้ง n และ p channel |
| การประยุกต์ใช้ | TSMC N3E/N3P, Intel 3, Samsung 4nm | TSMC N2/N2P, Intel 18A, Samsung SF2 | โหนดอนาคต <1nm (TSMC A14, Intel 10A, SF1) |
⚡ 2. Backside Power Delivery Network (BSPDN / PowerVia / SuperPower)
ในชิประดับ 3nm/2nm แบบดั้งเดิม ทั้งสายสัญญาณ (Signals) และสายจ่ายพลังงาน (VDD/VSS Power Rails) ต้องเบียดเสียดกันอยู่ในชั้นโลหะด้านหน้า (M0–M3 BEOL) ส่งผลให้เกิดปัญหาใหญ่ 3 ประการ: IR-drop สูงถึง 10-15%, ความต้านทานสายไฟพุ่งสูง (RC Delay), และ พื้นที่สำหรับ Signal Routing หายไปกว่า 20-30%
BSPDN แก้ปัญหานี้โดยการเจียรแผ่นเวเฟอร์ด้านหลังให้บางลงเหลือ <1 µm แล้วสร้างสายจ่ายไฟขนาดใหญ่พร้อมตัวเก็บประจุแบบฝัง (MIM Caps) ที่ด้านหลังเวเฟอร์ จากนั้นเชื่อมต่อไฟฟ้าตรงเข้าสู่ Source/Drain ของทรานซิสเตอร์ผ่าน Nano-TSVs (Through-Silicon Vias):
- ลด IR-Drop ได้มากกว่า 30–40%: จ่ายแรงดันไฟฟ้าได้นิ่งและสม่ำเสมอ เพิ่มเสถียรภาพความเร็วสัญญาณนาฬิกา (Clock Frequency Uplift ~4-6%)
- เพิ่ม Logic Area Utilization 15–20%: คืนพื้นที่ชั้นโลหะ M0/M1 ด้านหน้าให้กลายเป็น Signal Routing 100%
- ลด Standard Cell Height: เปิดทางให้สร้าง Library Cell ขนาด 5.5T หรือ 5T ได้อย่างมีประสิทธิภาพ
05 การวิเคราะห์ข้อดี/ข้อเสียเชิงกลยุทธ์ของแต่ละผู้ผลิต
การเลือกใช้เทคโนโลยีของแต่ละบริษัทสะท้อนถึงการชั่งน้ำหนักระหว่าง ความเสี่ยงด้านการผลิต (Manufacturing Risk), ประสิทธิภาพสูงสุด (Peak PPA), ความพร้อมของ Supply Chain, และภูมิรัฐศาสตร์โลก (Geopolitical Diversification):
- Yield สูงและเสถียรที่สุด: N3E/N3P อยู่ในสถานะ High-Volume Manufacturing เต็มรูปแบบ
- Ecosystem แข็งแกร่งที่สุดในโลก: OIP (Open Innovation Platform) มี Silicon-proven IP ครอบคลุม PCIe 6/7, UCIe, HBM3e/HBM4, DDR5
- Advanced Packaging ไร้คู่แข่ง: บูรณาการ CoWoS-S/L/R, InFO, และ SoIC ได้อย่างราบรื่น
- ต้นทุนเวเฟอร์สูงมาก (~$20,000–$25,000 ต่อ 12" Wafer)
- ความเสี่ยงด้านภูมิรัฐศาสตร์ (Geopolitical Risk) จากการรวมศูนย์ Fab หลักในไต้หวัน
- การนำ BSPDN มาใช้ช้ากว่าคู่แข่ง (เริ่มใช้ในโหนด A16 ในปี 2026)
- ผู้นำเทคโนโลยี PowerVia: รายแรกที่นำ Backside Power เข้าสู่การผลิตจริงในโหนด 18A
- ผู้บุกเบิก High-NA EUV: ติดตั้งและใช้งานเครื่อง ASML EXE:5000/5200 แห่งแรกในสายการผลิต 14A
- ฐานการผลิตในสหรัฐฯ และยุโรป: ได้รับแรงหนุนจาก US CHIPS Act ($7.86B) และ EU Chips Act
- อยู่ในช่วงเร่งพิสูจน์ Yield และขยายกำลังผลิตสำหรับลูกค้า External Foundry
- ระบบนิเวศ IP ภายนอกยังอยู่ระหว่างการเติบโตเมื่อเทียบกับ TSMC
- ความเชื่อมั่นของตลาดต่อการรักษา Time-to-Market ตาม Roadmap
- สะสมประสบการณ์ GAA นานที่สุด: ผลิต MBCFET มาตั้งแต่โหนด 3GAE/3GAP (2022–2024)
- บูรณาการแบบครบวงจร (Turnkey Solution): ให้บริการทั้ง Memory (HBM3e/HBM4), Foundry (SF2), และ Advanced Packaging (I-Cube/S-Cube) ในที่เดียว
- ความยืดหยุ่นด้านต้นทุนและข้อตกลงเชิงพาณิชย์เพื่อดึงดูดลูกค้ารายใหม่
- Yield ในช่วงเริ่มต้นของโหนดขั้นสูงยังต้องใช้เวลาในการไต่ระดับ (Ramp curve)
- ลูกค้ารายใหญ่ในตลาด HPC/AI ยังคงเลือกลงทุนกับ TSMC เป็นลำดับแรก
- การแข่งขันภายในระหว่างแผนก System LSI และลูกค้า Foundry ภายนอก
06 สรุปแนวทางการเลือกใช้งาน (Engineering & Business Verdict)
Intel 18A / 14A — ทางเลือกที่ยอดเยี่ยมสำหรับ Data Center x86/ARM Compute Engines, High-Density Server Processors, และหน่วยงานรัฐบาล/ความมั่นคง ที่ต้องการข้อได้เปรียบจาก PowerVia BSPDN ในการลด IR-drop อย่างรวดเร็ว และต้องการฐานการผลิตที่กระจายตัวในทวีปอเมริกาเหนือและยุโรป
Samsung SF2 / SF2Z — ตอบโจทย์ Custom AI ASIC Startups, Automotive SoC Developers, และ Mobile Processors ที่มองหาโซลูชัน Turnkey ครบวงจร (รวม HBM + Foundry + 2.5D Packaging) พร้อมทั้งโครงสร้างต้นทุนที่ยืดหยุ่นและประสบการณ์ GAA MBCFET ที่ต่อเนื่อง
07 เทคโนโลยี Roadmap 2026–2030: Beyond 2nm & Angstrom Era
เมื่อก้าวข้าม 2nm อุตสาหกรรมเซมิคอนดักเตอร์จะผสาน 3 เสาหลัก: High-NA EUV Lithography (0.55 NA), Monolithic CFET (3D Stacking), และ 2D Monolayer Materials (MoS₂ / WSe₂) เข้าด้วยกัน:
| ปี (HVM Target) | TSMC Roadmap | Intel Foundry Roadmap | Samsung Foundry Roadmap | นวัตกรรมหลักทางเทคโนโลยี |
|---|---|---|---|---|
| 2024–2025 | N3E, N3P, N2 (GAA Ramp) | Intel 3, Intel 18A (Panther Lake) | SF3, SF2 (MBCFET Gen 2/3) | การเปลี่ยนผ่านสู่ GAA Nanosheet ใน HVM, PowerVia BSPDN |
| 2026–2027 | N2P, A16 (SuperPower BSPDN) | Intel 18A-P, Intel 14A (High-NA EUV) | SF2P, SF2Z (Backside PDN), SF1.4 | BSPDN กลายเป็นมาตรฐานอุตสาหกรรม, High-NA EUV เริ่มใช้งานเชิงพาณิชย์ |
| 2028–2029 | A14 (1.4nm class, High-NA) | Intel 14A-E, Intel 10A | SF1.4 (High-NA), SF1.0 | High-NA EUV เต็มรูปแบบ (Anamorphic Reticle Stitching), Sub-20nm Pitch |
| 2030+ | A10 / CFET Stacking | Intel 10A / CFET Architecture | SF1 / 3D CFET | CFET (Complementary FET: n-FET ซ้อนบน p-FET), 2D Materials (MoS₂) |
08 ปัจจัยขับเคลื่อนจาก AI Accelerators & Foundry Supply Chain
กระแสความต้องการชิป AI (Large Language Models, Generative AI, และ Agentic Inference) กลายเป็นตัวขับเคลื่อนรายได้หลักของโรงหล่อเซมิคอนดักเตอร์ โดยคอขวดที่แท้จริงไม่ได้จำกัดอยู่เพียงความสามารถในการผลิต Logic Die ด้านหน้า แต่รวมถึง Advanced Packaging Substrates (CoWoS / EMIB / Foveros), High-Bandwidth Memory (HBM3e / HBM4), และระบบจัดการพลังงาน / การระบายความร้อนระดับ Rack-scale:
| AI Accelerator Chip | Foundry & Process Node | สถาปัตยกรรม & Packaging | คอขวดหลักในห่วงโซ่อุปทาน |
|---|---|---|---|
| NVIDIA B200 / GB200 (Blackwell) | TSMC Custom 4NP (5nm class) | CoWoS-L (Dual-Reticle Limit Die) + 8x HBM3e (192GB) | CoWoS-L Bridge Placement & HBM3e Yield |
| NVIDIA R100 (Rubin Architecture) | TSMC N3P (3nm class) | CoWoS-L (4x Reticle Size Substrate) + HBM4 (16-Hi) | HBM4 Base Die Custom Logic & 3nm Wafer Allocations |
| AMD Instinct MI300X / MI350 | TSMC N5/N6 + N3 | 3D Chiplet (SoIC + CoWoS) + HBM3e | 3D Stacking Hybrid Bonding Yield |
| Google TPU v5p / TPU v6 (Trillium) | TSMC N4 / N3E | Custom 2.5D Interposer + Optical Circuit Switches (OCS) | Optical Transceiver Integration & HBM |
| Apple M4 Pro / M4 Max / A18 Pro | TSMC N3E / N3P | Monolithic SoC + Ultra-fine Pitch Interconnects | Wafer Allocation & Advanced Testing Capacity |
09 การวิเคราะห์ต้นทุนต่อทรานซิสเตอร์ (Cost per Transistor & Wafer Economics)
นับตั้งแต่จุดสิ้นสุดของ Dennard Scaling ต้นทุนการสร้างเวเฟอร์ (Wafer Fabrication Cost) พุ่งสูงขึ้นเป็นเส้นโค้งเอกซ์โพเนนเชียล เนื่องจากความซับซ้อนของเครื่อง EUV, จำนวนมาสก์ (Mask Counts > 80 layers), การใช้ก๊าซและสารเคมีบริสุทธิ์พิเศษ, และกระบวนการ CMP หลายสิบชั้น ส่งผลให้อุตสาหกรรมหันมาใช้สถาปัตยกรรม Chiplet / Disaggregated Silicon มากขึ้น:
| Process Node | ต้นทุนเวเฟอร์โดยประมาณ (USD / 12" Wafer) | ความหนาแน่นเฉลี่ย (MTr/mm²) | ต้นทุนต่อ 1 ล้านทรานซิสเตอร์ (Normalized) |
|---|---|---|---|
| 28nm Planar (Mature) | ~$3,000 | ~29 MTr | 1.00x (Baseline) |
| 7nm FinFET (DUV+EUV) | ~$10,000 | ~97 MTr | ~0.35x (ลดลงมาก คุ้มค่าที่สุดในยุค FinFET) |
| 5nm FinFET (Full EUV) | ~$16,000 | ~170 MTr | ~0.31x (เริ่มชะลอการลดต้นทุน) |
| 3nm (TSMC N3E) | ~$20,000 – $22,000 | ~290 MTr | ~0.24x (ยังคงคุ้มค่าเฉพาะชิป Volume มหาศาล) |
| 2nm (GAA + BSPDN Era) | ~$25,000 – $30,000 (est.) | ~360 MTr | ~0.27x (ต้นทุนต่อทรานซิสเตอร์เริ่มทรงตัวหรือขยับขึ้นเล็กน้อย) |
| 1.4nm (High-NA EUV Era) | ~$35,000 – $40,000 (est.) | ~500+ MTr | ~0.28x+ (เครื่องมือ High-NA เครื่องละ $380M+ เพิ่มค่าเสื่อมราคาอย่างมาก) |