NOVEL NANOSTRUCTURES — DEEP DIVE

CFET Architecture (Complementary FET)
Monolithic vs Sequential 3D Stacked Logic

POST-GAA ARCHITECTURE

01 บทนำ: CFET คืออะไรและทำไมจึงเป็นอนาคตของเซมิคอนดักเตอร์?

CFET (Complementary Field-Effect Transistor) คือสถาปัตยกรรมทรานซิสเตอร์แบบ 3 มิติขั้นสูงสุดที่จะมารับช่วงต่อจาก GAA Nanosheet ในโหนดระดับ Sub-1.4nm (Angstrom Era / 2028–2032) โดยการปฏิวัติโครงสร้างจากการวางทรานซิสเตอร์ n-type และ p-type เคียงข้างกันในแนวราบ (Side-by-Side Planar/GAA) มาเป็นการ ซ้อนทับกันในแนวตั้ง 3D (Vertical Stacking: n-FET over p-FET หรือกลับกัน)

การซ้อนทรานซิสเตอร์ในแนวตั้งช่วย "พับ" พื้นที่ของวงจร CMOS Inverter ลงครึ่งหนึ่ง ส่งผลให้พื้นที่มาตรฐานเซลล์ (Standard Cell Footprint) ลดลงได้ถึง 40–50% และลดความสูงของเซลล์ลงสู่ระดับ 4T / 3.5T Track Height ทำให้กฎของมัวร์สามารถเดินหน้าต่อไปได้แม้ขนาดทางกายภาพของเกตจะเข้าใกล้ขีดจำกัดระดับอะตอม

📍 CAREER ROADMAP CONTEXT

STAGE 06 — POST-GAA & BEYOND-SI: CFET & 3D Monolithic Integration
Monolithic vs Sequential CFET; 4T standard cell layout; Dual work-function metal patterning; Middle-of-Line (MOL) vertical contacts; 2D Transition Metal Dichalcogenides ($\text{MoS}_2 / \text{WSe}_2$) channels; BSPDN integration
Tools: Synopsys Sentaurus TCAD, Silvaco Victory, IMEC Advanced Logic Framework
Related: 2D Materials (MoS₂ / WSe₂) · Backside Power Delivery · Leading-Edge Overview
Path: Leading-Edge Technology Engineer, Device Physicist, TCAD Simulation Engineer

02 โครงสร้างและหลักการทำงานของ CFET (3D Complementary Stacking)

ในวงจรดิจิทัล CMOS พื้นฐาน (เช่น Inverter หรือ NAND gate) ทรานซิสเตอร์ p-FET และ n-FET ต้องใช้เกตร่วมกัน (Common Gate) และเชื่อมต่อ Drain เข้าหากัน ในสถาปัตยกรรมเดิม ทรานซิสเตอร์ทั้งสองต้องวางแยกกันทำให้สูญเสียพื้นที่สำหรับ Isolation Trench (STI)

CFET CELL AREA SCALING FACTOR

Area_CFET ≈ 0.50 × Area_GAA | Cell Height → 4 × MMP

การซ้อนทับกันในแนวตั้งช่วยขจัดพื้นที่ว่างระหว่าง n-well และ p-well ทำให้ขนาด Contacted Poly Pitch (CPP) ลดลงสู่ <36nm และความสูงของเซลล์ลดเหลือ 4T (4 Metal Tracks)

นอกจากนี้ CFET ยังช่วยลดความยาวของสายสัญญาณภายในเซลล์ (Intra-cell routing length) ส่งผลให้ค่า Parasitic Wire Capacitance ลดลง เพิ่มความเร็วสัญญาณนาฬิกาได้ ~10–15% ที่ระดับพลังงานเท่าเดิม

03 เปรียบเทียบสองแนวทางการผลิต: Monolithic CFET vs Sequential CFET

การสร้าง CFET ในระดับอุตสาหกรรมมี 2 แนวทางหลักที่มีข้อได้เปรียบและความท้าทายต่างกัน:

คุณสมบัติ	Monolithic CFET (Single Wafer)	Sequential CFET (3D Wafer Bonding)
วิธีการสร้าง (Flow)	ปลูกผลึก Si/SiGe Superlattice สูงพิเศษบนเวเฟอร์แผ่นเดียว แล้วกัดสร้าง Nanosheet ทั้ง n และ p ในขั้นตอนเดียว	สร้างทรานซิสเตอร์ตัวล่าง (Bottom FET) เสร็จก่อน แล้วนำเวเฟอร์ตัวบนมาประกบด้วย Direct Fusion Bonding (<400°C)
ความซับซ้อนของ Aspect Ratio	สูงมาก (>15:1) ต้องกัด Fin สูงและฝัง Dual-Gate Metal ในร่องลึก	ปานกลาง ผลิตแยกชั้นเหมือนเวเฟอร์ปกติสองแผ่น
ข้อจำกัด Thermal Budget	ไม่มี (ใช้อุณหภูมิสูงตามปกติได้)	จำกัด <400°C–450°C เพื่อไม่ให้ทำลายขั้วสัมผัสและ Silicide ของทรานซิสเตอร์ชั้นล่าง
ความยืดหยุ่นของวัสดุ (Materials)	จำกัดเฉพาะ Silicon/SiGe ในโครงสร้างผลึกเดียวกัน	ยืดหยุ่นสูง สามารถใช้ Ge สำหรับ p-FET ด้านล่าง และ 2D $\text{MoS}_2$ สำหรับ n-FET ด้านบน
โอกาสนำไปใช้ในอุตสาหกรรม	ทางเลือกหลักสำหรับระยะแรก (TSMC / Intel)	ทางเลือกสำหรับยุค Beyond-Si (2D Materials Era)

04 นวัตกรรม Middle-of-Line (MOL) และการผสานรวม Backside Power (BSPDN)

ความท้าทายที่ยากที่สุดของ CFET คือการเดินสายเชื่อมต่อขั้ว Source, Drain และ Gate ระหว่างชั้นบนและชั้นล่าง:

MOL CONTACTS

Dual-Level Self-Aligned Vias

สร้างคอนแทกต์แนวตั้งที่เชื่อมเฉพาะ Source/Drain ของทรานซิสเตอร์ตัวบน หรือเจาะทะลุลงไปแตะตัวล่างโดยไม่ลัดวงจรกัน

DUAL WORK FUNCTION

Dual Metal Gate Patterning

ฝัง Work-Function Metal สำหรับ n-FET (TiAl) และ p-FET (TiN/WN) แยกชั้นกันในช่องว่างเกตขนาด <15nm

BSPDN INTEGRATION

Dual-Sided Routing

จ่ายไฟ VDD เข้า p-FET ตัวล่างผ่าน Backside Power Delivery และต่อสายสัญญาณ VSS/Logic จากด้านหน้า (Frontside)

THERMAL RESISTANCE

3D Self-Heating Challenge

ทรานซิสเตอร์ตัวบนระบายความร้อนได้ยากเนื่องจากมีฉนวนคั่น ต้องใช้วัสดุฉนวนที่มีค่านำความร้อนสูง (High-k Dielectric)

05 แผนยุทธศาสตร์อุตสาหกรรม (Foundry CFET Roadmap 2028–2032)

สถาบันวิจัยระดับโลกและโรงหล่อชั้นนำได้บรรจุ CFET ไว้ในแผนงานระยะยาวเพื่อทดแทน GAA:

IMEC (Belgium): สาธิต Monolithic CFET ขนาดพิตช์ 48nm ด้วยการทำงานของ Inverter Functionality สำเร็จเป็นรายแรกของโลก
TSMC: วางแผนนำ CFET เข้าสู่สายการผลิตในโหนด A10 (1.0nm Class) / 0.7nm ช่วงปี 2030 ร่วมกับการใช้เครื่อง High-NA EUV
Intel Foundry: พัฒนา 3D Stacked RibbonFET (CFET) ต่อจากโหนด 14A โดยมุ่งเน้นการใช้ร่วมกับ PowerVia 2.0 และ Foveros 3D Direct
Samsung Foundry: วิจัย Monolithic CFET ภายใต้โครงการ Next-Generation Logic Platform สำหรับซูเปอร์คอมพิวเตอร์และเซิร์ฟเวอร์ AI

06 การผสานรวมกับวัสดุ 2 มิติ (2D Materials Integration)

ในระยะยาวเมื่อความหนาของแผ่นซิลิคอนนาโนชีทบางกว่า 3 นาโนเมตร การเคลื่อนที่ของพาหะ (Carrier Mobility) จะลดลงอย่างรุนแรงจาก Quantum Confinement และ Surface Roughness Scattering ขั้นตอนต่อไปของ CFET คือการนำ วัสดุ 2D กึ่งตัวนำ (Transition Metal Dichalcogenides - TMDs เช่น $\text{MoS}_2$ สำหรับ n-type และ $\text{WSe}_2$ สำหรับ p-type) ที่มีความหนาเพียงชั้นอะตอมเดี่ยว (~0.7nm) มาทำเป็นช่องนำกระแส ซึ่งจะช่วยขจัดการรั่วไหลของประจุและขับเคลื่อนอุตสาหกรรมเข้าสู่ยุค Sub-0.5nm อย่างแท้จริง