INTERCONNECT & POWER ARCHITECTURE — DEEP DIVE

Backside Power Delivery Network (BSPDN)
PowerVia, SuperPower Rail & BPDN

ADVANCED INTERCONNECT

01 บทนำ: BSPDN คืออะไรและทำไมจึงเป็นการปฏิวัติสถาปัตยกรรมชิป?

Backside Power Delivery Network (BSPDN) คือการปฏิวัติสถาปัตยกรรมการกระจายพลังงานไฟฟ้าที่สำคัญที่สุดในรอบหลายทศวรรษของอุตสาหกรรมเซมิคอนดักเตอร์ โดยการ ย้ายเครือข่ายสายไฟ (Power Rails - VDD และ VSS) จากด้านหน้าแผ่นเวเฟอร์ (Frontside) ไปติดตั้งไว้ที่ ด้านหลังของแผ่นเวเฟอร์ (Backside) เพื่อแยกเครือข่ายสัญญาณข้อมูล (Signal Interconnects) และเครือข่ายพลังงานไฟฟ้าออกจากกันโดยเด็ดขาด

ในโหนดต่ำกว่า 3nm สายไฟด้านหน้าต้องแย่งพื้นที่กับสายสัญญาณในชั้นโลหะชั้นล่าง (M0–M2) ทำให้เกิดปัญหาคอขวด 3 ด้าน: 1) ความต้านทานสายไฟพุ่งสูงทำให้แรงดันตกอย่างรุนแรง (Severe IR Drop), 2) สัญญาณรบกวนแม่เหล็กไฟฟ้าระหว่างไฟกับข้อมูล (RC Crosstalk), และ 3) สูญเสียพื้นที่สัญญาณไปกว่า 20% การใช้ BSPDN จึงช่วยเพิ่มประสิทธิภาพมาตรฐานเซลล์ (Standard Cell Scaling) สู่ระดับ 5T/5.5T และลดแรงดันตกคร่อมลงได้มากกว่า 30–40%

📍 CAREER ROADMAP CONTEXT

STAGE 04 — BEOL & POWER DELIVERY: Advanced BEOL & Backside Power
Wafer thinning (<500nm Si); Nano-TSV fabrication; Buried Power Rails (BPR); Backside Metallization (Ru/Cu); Intel PowerVia vs TSMC SuperPower Rail vs Samsung BPDN; IR-drop simulation (Ansys RedHawk-SC, Cadence Voltus)
Equipment: TEL Wafer Bonder/Debonder, AMAT CMP & Etch, Lam Contact Clean, KLA Backside Overlay
Related: Intel 18A PowerVia · TSMC N2 & A16 SuperPower · Damascene Metallization
Path: Interconnect & Power Integrity Engineer, Process Integration Engineer

02 หลักการทางฟิสิกส์และความสมบูรณ์ของพลังงาน (Power Integrity & IR-Drop)

ปัญหาแรงดันตกคร่อมในชิปประมวลผลประสิทธิภาพสูง (HPC และ AI Accelerators) เป็นไปตามสมการโอห์มสำหรับเครือข่ายจ่ายพลังงาน:

POWER INTEGRITY & IR DROP FORMULA

V_drop = I_peak × R_PDN = I_peak × ∑ (ρ × L / A)

เมื่อกระแสไฟฟ้าชั่วขณะ (I_peak) ของชิป AI พุ่งสูงถึง >500A การส่งไฟผ่านชั้นโลหะด้านหน้าที่บางและยาวทำให้เกิดแรงดันตกคร่อมรุนแรง แต่ BSPDN ใช้สายไฟด้านหลังที่หนากว่า 5-10 เท่า (↑A) และมีระยะทางสั้นลง (↓L) ทำให้ลด R_PDN ลงได้กว่า 40%

นอกจากนี้ การแยกสายไฟออกจากสายสัญญาณยังช่วยลด L × di/dt Noise (สัญญาณรบกวนจากการเหนี่ยวนำแม่เหล็กไฟฟ้า) และเปิดทางให้สามารถติดตั้งตัวเก็บประจุ MIM (Metal-Insulator-Metal) Decoupling Capacitors ความหนาแน่นสูงที่ด้านหลัง เพื่อกักเก็บพลังงานสำรองไว้ใกล้ตัวทรานซิสเตอร์มากที่สุด

03 ลำดับขั้นตอนกระบวนการผลิต (Full Manufacturing Process Flow)

การผลิต BSPDN ต้องอาศัยการผสานกระบวนการผลิตด้านหน้าและด้านหลังอย่างแม่นยำระดับนาโนเมตร:

Frontside FEOL & Signal BEOL Fabrication

สร้างทรานซิสเตอร์ (GAA Nanosheets) และเดินสายสัญญาณด้านหน้า (M0 ถึง Top Metal) ตามปกติ โดยไม่มีสายไฟ VDD/VSS มารบกวน

Carrier Wafer Bonding

ประกบแผ่นเวเฟอร์ซิลิคอนรองรับ (Carrier Wafer) เข้ากับด้านหน้าของเวเฟอร์หลักด้วยเทคนิค Oxide-to-Oxide Direct Fusion Bonding เพื่อรองรับแรงกล

Wafer Inversion, Backside Grinding & CMP Thinning

พลิกเวเฟอร์กลับด้านแล้วเจียรเนื้อซิลิคอนด้านหลังจากความหนา 775 µm ให้เหลือเพียง <500 นาโนเมตร (หรือ <100nm ในขั้นสูง) ด้วยกระบวนการ Grinding และ Chemical Mechanical Planarization (CMP) ที่แม่นยำสูง

Nano-TSV Lithography & Contact Etch

ใช้ EUV สแกนลวดลายและกัดรู Nano-TSVs (พิตช์ ~500nm, ความลึก <500nm) ทะลุชั้นซิลิคอนบางเฉียบตรงเข้าสู่ Source/Drain หรือ Buried Power Rail โดยตรง

Backside Metallization (Ru & Cu Power Rails)

เคลือบชั้นโลหะ Ruthenium (Ru) และทองแดง (Cu) ขนาดใหญ่เพื่อสร้างโครงข่ายจ่ายไฟด้านหลัง (Backside BEOL) ที่มีความต้านทานต่ำพิเศษ

Backside Passivation & Micro-bumping / Debonding

เคลือบชั้นฉนวนป้องกัน ติดตั้ง Micro-bumps / C4 Solder balls สำหรับจ่ายกระแสไฟฟ้าเข้าสู่ชิป และนำ Carrier Wafer ออก (หรือคงไว้ตามความเหมาะสมของแพ็กเกจ 3D)

04 ความท้าทายทางวิศวกรรม: ความเค้นเชิงกลและการกระจายความร้อน (Thermal & Stress)

แม้ว่า BSPDN จะให้ข้อดีมหาศาลด้าน Power Integrity แต่วิศวกรต้องเผชิญกับความท้าทายขั้นวิกฤต 2 ประการ:

THERMAL DISSIPATION

Thermal Bottlenecks

การบางลงของ Substrate ซิลิคอนและชั้นฉนวน Backside Dielectric อาจขัดขวางการถ่ายเทความร้อนสู่อ่างระบายความร้อน (Heatsink) ต้องออกแบบ Thermal Vias เฉพาะ

MECHANICAL STRESS

Wafer Warpage & Overlay Error

การเจียรเวเฟอร์บางเฉียบก่อให้เกิดความเค้น (Stress) สูง ส่งผลให้เวเฟอร์บิดงอ ต้องใช้ระบบตรวจจับและชดเชยค่า Backside-to-Frontside Alignment <3nm

METALLURGY

Subtractive Ruthenium

ใช้ Ruthenium (Ru) บริสุทธิ์ใน Nano-TSVs เพื่อป้องกันการแพร่กระจายของอะตอมโลหะและขจัดความจำเป็นในการใส่ Barrier Layer ที่หนา

CAPACITANCE

Integrated Backside MIM Caps

ผสานตัวเก็บประจุแบบ MIM ความหนาแน่นสูงระดับ >100 fF/µm² บนด้านหลังเพื่อรักษาเสถียรภาพแรงดันไฟในสภาวะ Transient Workload

05 เปรียบเทียบสถาปัตยกรรม BSPDN ของค่ายยักษ์ใหญ่ (Foundry Landscape)

คุณสมบัติ	Intel PowerVia (18A / 14A)	TSMC SuperPower Rail (A16)	Samsung BPDN (SF2Z)	IMEC Buried Power Rail (BPR)
ระดับการเชื่อมต่อ	Nano-TSV สู่ Signal M0/S/D	Direct S/D Contact จากด้านหลัง	Nano-TSV สู่ Frontside S/D	ฝังรางไฟไว้ใต้ Channel (BPR)
กำหนดการ HVM	2025–2026 (First in Market)	2026–2027 (A16 Node)	2027 (SF2Z Node)	R&D Research Standard
Standard Cell Height	~6T → 5.5T	~5.5T → 5T	~5.5T	Sub-5T Logic Cells
IR-Drop Reduction	~30–40%	~35–45%	~30–35%	>40%
โลหะตัวนำหลัก	Copper / Subtractive Ru	Ruthenium / Copper	Copper / Low-R Vias	Pure Ruthenium (Ru)

06 สรุปผลกระทบต่ออุตสาหกรรมชิป AI และ High-Performance Computing

BSPDN ไม่ได้เป็นเพียงแค่การปรับปรุงสายไฟ แต่เป็น จุดเปลี่ยนเชิงกระบวนทัศน์ (Paradigm Shift) ที่ช่วยต่ออายุของกฎของมัวร์ (Moore's Law) ในยุค Angstrom โดยทำให้นักออกแบบชิปประมวลผลขนาดใหญ่ (เช่น NVIDIA GPU, AMD EPYC, Intel Xeon, และ Custom Hyperscaler AI ASICs) สามารถเพิ่มจำนวนทรานซิสเตอร์ได้หนาแน่นขึ้นโดยไม่ติดกับดักด้านการจ่ายพลังงานและความร้อนอีกต่อไป