🔴 TSMC — PRODUCTION

TSMC N3E
3nm FinFET Technology

อ่าน 22 นาที อัพเดท Apr 2026 Advanced Node

เจาะลึกโหนด 3nm FinFET รุ่น production ของ TSMC ซึ่งเป็นฐานสำคัญของชิปมือถือ คอมพิวเตอร์ และงานประมวลผลประสิทธิภาพสูงในช่วงปี 2024–2026

01 ภาพรวม TSMC N3E Platform

TSMC N3E (N3 Enhanced) คือแพลตฟอร์มการผลิตระดับ 3nm แบบ FinFET รุ่นผลิตจำนวนมาก (High-Volume Manufacturing - HVM) ที่ประสบความสำเร็จสูงสุดของ TSMC โดยได้รับการปรับปรุงแก้ไขจุดบกพร่องจากโหนด N3 ดั้งเดิม (N3B) ด้วยการปรับลดจำนวนชั้นมาสก์ EUV ที่ซับซ้อนเกินไป (EUV Mask Count Optimization จาก ~25 เลเยอร์เหลือประมาณ ~19–21 เลเยอร์) ส่งผลให้ Yield พุ่งสูงขึ้นอย่างรวดเร็ว, ต้นทุนการผลิตเวเฟอร์ลดลง ~15%, และมี Process Window กว้างขึ้น

ปัจจุบันตระกูล 3nm ของ TSMC ได้แตกแขนงออกเป็นหลายรุ่นย่อยเพื่อตอบสนองตลาดที่หลากหลาย ได้แก่ N3E (Baseline), N3P (Performance Tier), N3X (Extreme Voltage สำหรับ Data Center HPC), และ N3AE (Automotive Early) กลายเป็นฐานกำลังผลิตหลักของวงการ AI และอุปกรณ์พกพาชั้นนำของโลก

💡

ทำไม N3E จึงเป็นโหนดระดับประวัติศาสตร์ของ TSMC?

N3E เป็นโหนดสุดท้ายที่ผลักดันโครงสร้าง FinFET ไปสู่ขีดสุดของฟิสิกส์ (Peak FinFET Scaling) โดยสามารถรีด Contacted Poly Pitch (CPP) ลงมาถึง ~48nm และ Min Metal Pitch (MMP) ถึง ~23nm ได้อย่างมีเสถียรภาพ ก่อนที่ TSMC จะส่งไม้ต่อให้โครงสร้าง GAA Nanosheet ในโหนด N2

02 สถานะการผลิต: MATURE HVM ✅

สถานะ: MATURE HIGH-VOLUME MANUFACTURING (HVM)

เข้าสู่การผลิตเต็มกำลัง (Full Ramp) ตั้งแต่ปลายปี 2023 โดยมีอัตราการใช้กำลังการผลิต (Fab Capacity Utilization) เกิน 95% ต่อเนื่อง ณ GigaFab 18 (Tainan Science Park, ไต้หวัน) และกำลังขยายสายการผลิตตระกูล N3 ไปยัง Fab 20 (Hsinchu/Baoshan) และ Fab 22 (Kaohsiung)

03 สถาปัตยกรรมและเทคโนโลยีหลัก

1. FinFET Architecture ขั้นสูงสุด (Optimized 3-Sided Gate)

ต่างจากคู่แข่งอย่าง Samsung ที่กระโดดไปใช้ GAA ตั้งแต่ 3nm (SF3) ทาง TSMC เลือกที่จะใช้ FinFET ที่ผ่านการขัดเกลามานานกว่า 12 ปี บน N3E ทำให้ได้ความเสถียรของเกตและหน้าสัมผัส (Contact Resistance) ที่ดีเยี่ยม โดยใช้ Channel Fin ที่มีความสูงเพิ่มขึ้น (~H_fin ~50nm) เพื่อเพิ่ม Drive Current ต่อนิ้วพื้นที่ (Effective Channel Width: W_eff = 2·H_fin + W_fin)

2. EUV Lithography Fleet & Single-Exposure Strategy

ใช้เครื่องสแกนเนอร์ ASML Twinscan NXE:3600D และ NXE:3800E (0.33 NA, ความยาวคลื่น 13.5nm) โดย N3E ตัดขั้นตอน EUV Multi-patterning ในชั้นที่ไม่วิกฤตออก ทำให้ลดโอกาสเกิด Defect จาก Overlay Error และเพิ่ม Throughput การผลิตได้ถึง 160–220 Wafer/ชั่วโมง

3. ตารางเปรียบเทียบ N3B (Original) vs N3E (Enhanced) vs N3P (Performance)

พารามิเตอร์	N3 / N3B (ดั้งเดิม)	N3E (Enhanced)	N3P (Performance)
EUV Mask Layers	~25 เลเยอร์ (ซับซ้อนมาก)	~19–21 เลเยอร์ (ปรับให้คุ้มค่า)	~21 เลเยอร์ + DUV Assist
Logic Density Gain (vs N5)	~1.6x – 1.7x	~1.55x – 1.6x	~1.65x (Cell Library Shrink)
Performance Uplift (at same power)	Baseline (+10%)	+18% (vs N5)	+23% (vs N5) / +4-5% (vs N3E)
Power Reduction (at same speed)	Baseline (-25%)	-32% (vs N5)	-36% (vs N5) / -5-9% (vs N3E)
Wafer Yield Status	ปานกลางในช่วงแรก	สูงมาก (>80% D0 < 0.08)	สูงและเข้าแทนที่ N3E

04 ลูกค้าและผลิตภัณฑ์หลักที่ขับเคลื่อนด้วย N3E / N3P

แพลตฟอร์ม N3E/N3P ได้รับการยอมรับจากบริษัทผู้ออกแบบชิประดับโลก (Fabless Giants) อย่างเป็นเอกฉันท์ โดยกลายเป็นสถาปัตยกรรมหลักของอุปกรณ์เรือธงระดับโลก:

บริษัท	ชิปประมวลผล	อุปกรณ์และผลิตภัณฑ์ปลายทาง
🍎 Apple	A18 / A18 Pro, M4 / M4 Pro / M4 Max	iPhone 16 Series, iPad Pro, MacBook Pro (ชิป N3E/N3P รุ่นแรกของโลก)
⚡ Qualcomm	Snapdragon 8 Elite (Oryon Architecture)	Flagship Android Smartphones (ประสิทธิภาพต่อวัตต์ระดับแนวหน้า)
📱 MediaTek	Dimensity 9400 (All-Big-Core Design)	Premium AI Mobile Devices
🟢 NVIDIA	Rubin R100 AI Architecture (Transitioning)	Next-Gen Datacenter AI Accelerators (ร่วมกับ N3P + CoWoS-L)
🔴 AMD	Zen 5c Dense Compute Core & Next-Gen EPYC	Server Cloud Compute & Ryzen AI Processors
🌐 Intel	Lunar Lake Compute Tile / Arrow Lake GPU Tile	Mobile & Desktop Client Platform (Outsourced Fabrication)

05 เปรียบเทียบกับคู่แข่งในระดับ 3nm / 2nm

คุณสมบัติ	TSMC N3E	Intel 18A	Samsung SF2
ขนาดโหนดทางการค้า	3nm Class	1.8nm Class	2nm Class
สถานะการผลิต	✅ Mature HVM	🟡 HVM Ramp	🔴 Early Production
ประเภท Transistor	FinFET (3-sided)	RibbonFET (GAA 4 ด้าน)	MBCFET™ (GAA 4 ด้าน)
Logic Density	~290 MTr/mm²	~310–360 MTr/mm²	~280–330 MTr/mm²
Backside Power	❌ ไม่มี (มีใน A16)	✅ PowerVia	🟡 มีใน SF2Z (2027)
Ecosystem Readiness	ระดับสูงสุดในโลก	กำลังขยายตัวอย่างรวดเร็ว	ระดับปานกลาง (SAFE)

06 ข้อดีและข้อจำกัดเชิงวิศวกรรม

✅ ข้อดี (Strengths)

ความเสี่ยงการผลิตต่ำที่สุด: สถาปัตยกรรม FinFET ได้รับการพิสูจน์แล้วในทุกแง่มุม
IP Library สมบูรณ์แบบ: รองรับ PCIe 6/7, UCIe, DDR5/LPDDR5X, HBM3e ทันที
บรรจุภัณฑ์ขั้นสูงครบวงจร: ทำงานร่วมกับ CoWoS-S/L, InFO-PoP, และ TSMC-SoIC ได้อย่างไร้รอยต่อ
Defect Density ต่ำมาก (D0 < 0.08): ทำให้ผลิตชิปขนาดใหญ่เกิน 400 mm² ได้ผลผลิตสูง

❌ ข้อจำกัด (Limitations)

FinFET ถึงขีดจำกัด: การลดขนาดเกตลงไปต่ำกว่า 12nm ทำให้เริ่มเกิด Short-Channel Leakage
ไม่มี Backside Power (BSPDN): สายจ่ายไฟยังต้องแชร์พื้นที่กับสายสัญญาณที่ด้านหน้า
ต้นทุนเวเฟอร์สูง: เวเฟอร์ 3nm มีราคาสูงกว่า 5nm ประมาณ 25-30%

07 EUV Lithography & Optical Integration ใน N3E

กระบวนการผลิต N3E อาศัยระบบสแกนเนอร์ EUV ความแม่นยำสูงระดับ Sub-nanometer Overlay โดยมีองค์ประกอบสำคัญในสายการผลิตดังนี้:

LIGHT SOURCE

High-Power LPP Source

ยิง CO₂ Laser กำลังสูง >30nm ไปยังหยด Tin Droplet 50,000 หยด/วินาที เพื่อสร้าง EUV Plasma 13.5nm กำลังส่องสว่าง >350W

REFLECTIVE MASK

Mo/Si Multilayer Mirrors

กระจกสะท้อนแสง 40–50 ชั้นเคลือบด้วย Molybdenum และ Silicon สลับกัน สะท้อนแสงได้ ~70% ภายใต้สภาวะ High Vacuum

PHOTORESIST

Advanced CAR & MOR

ใช้ Chemically Amplified Resists (CAR) ร่วมกับการวิจัย Metal-Oxide Resists (MOR) เพื่อลด Line Edge Roughness (LER)

EUV SCANNER

ASML NXE:3600D / 3800E

เครื่องสแกนเนอร์หลักของ TSMC ให้ค่า Overlay แม่นยำ <1.1nm และมี Throughput สูงถึง 220 wafer/hr สำหรับการผลิตปริมาณมหาศาล

08 วิวัฒนาการจาก N3E สู่ N2 (GAA) และ A16 (SuperPower BSPDN)

TSMC ได้วางแผนส่งผ่านเทคโนโลยีจาก N3E ไปสู่ยุคทรานซิสเตอร์แบบใหม่และระบบจ่ายไฟด้านหลังอย่างเป็นขั้นเป็นตอน:

โหนด	ปีเริ่ม HVM	Transistor Architecture	นวัตกรรมหลักและ PPA Uplift
N3E	2023–2024	FinFET (3-sided)	Mature FinFET, Yield สูง, ปรับปรุงต้นทุนจาก N3B
N3P	2024–2025	FinFET (3-sided)	Performance +5%, Power -5%, ความหนาแน่นเพิ่มขึ้นเล็กน้อย
N2	2025–2026	GAA Nanosheet + NanoFlex™	GAA ครั้งแรกของ TSMC, ผสม Cell ความสูง 2T/3T ได้อย่างอิสระ, Density +15%
N2P	2026	GAA Nanosheet	Performance Tier ของ N2 เพิ่มความเร็วสัญญาณนาฬิกาสำหรับ HPC
A16 (1.6nm)	2026–2027	GAA + SuperPower (BSPDN)	Backside Power Delivery ครั้งแรกของ TSMC, ลด IR Drop 30%, Logic Area +10%
A14 (1.4nm)	2028+	GAA Nanosheet / CFET	High-NA EUV (0.55 NA) สเกลระดับ Angstrom เต็มรูปแบบ

📊

เทคโนโลยี TSMC NanoFlex™ ในโหนด N2 คืออะไร?

NanoFlex™ ช่วยให้นักออกแบบวงจรสามารถผสมผสาน Short Cells (ความสูงเซลล์ต่ำ เน้นประหยัดพลังงานและความหนาแน่นสูง) และ Tall Cells (ความสูงเซลล์สูง เน้นความเร็วและ Drive Current สูงสุด) ภายใน Standard Cell Block เดียวกันได้อย่างอิสระ ช่วยเพิ่มประสิทธิภาพการจัดสรรพื้นที่และพลังงานอย่างที่ไม่เคยทำได้มาก่อนในยุค FinFET

09 ห่วงโซ่อุปทาน ภูมิรัฐศาสตร์ และการกระจายฐานการผลิต (Geopolitics & Global Fabs)

เนื่องจาก TSMC เป็นผู้ผลิตชิปขั้นสูง (<5nm) ให้แก่โลกมากกว่า 90% การดำเนินงานของบริษัทจึงเป็นศูนย์กลางของความมั่นคงทางเทคโนโลยีระหว่างประเทศ:

ประเด็นยุทธศาสตร์	การดำเนินการของ TSMC	ผลกระทบต่ออุตสาหกรรม
Taiwan GigaFab Hub	ขยาย Fab 18 (Tainan), Fab 20 (Hsinchu), และ Fab 22 (Kaohsiung)	ศูนย์กลาง R&D และการผลิตโหนดล้ำสมัยที่สุด (N2/A16) ยังคงอยู่ในไต้หวัน
TSMC Arizona (Fab 21)	ลงทุน >$65 พันล้านดอลลาร์ สร้าง Fab 1 (4nm), Fab 2 (3nm/2nm), Fab 3	รองรับคำสั่งซื้อชิปขั้นสูงจากลูกค้าสหรัฐฯ (Apple, NVIDIA, AMD) ภายในประเทศ
TSMC Kumamoto (JASM, Japan)	Fab 1 (12/16/22/28nm) และ Fab 2 (6/7nm)	สร้างความมั่นคงในห่วงโซ่อุปทานเซมิคอนดักเตอร์ยานยนต์และเซนเซอร์ภาพ (Sony)
TSMC Dresden (ESMC, Germany)	โรงงานผลิตชิปยานยนต์และอุตสาหกรรมในยุโรป	ตอบสนองความต้องการด้าน Automotive และ Industrial ICs ในสหภาพยุโรป
CoWoS Packaging Expansion	ขยายโรงงาน Advanced Packaging ในไต้หวัน (AP3, AP6, Chiayi)	ปลดล็อกคอขวดของ AI Accelerators ทั่วโลก

// QUICK QUIZ

ความแตกต่างที่สำคัญที่สุดระหว่าง TSMC N3E และ N3B (Original N3) คือข้อใด?