Intel 18A
1.8nm RibbonFET + PowerVia
เจาะลึกโหนด 18A ของ Intel ที่รวม RibbonFET และ PowerVia ซึ่งเป็นสองเทคโนโลยีสำคัญใน roadmap รุ่นใหม่ของบริษัท
01 ภาพรวม Intel 18A (18Å Era)
Intel 18A (1.8nm หรือ 18 Angstrom) คือเสาหลักทางเทคโนโลยีที่สำคัญที่สุดในแผนยุทธศาสตร์ "5 Nodes in 4 Years" ของ Intel Foundry โดยเป็นโหนดการผลิตระดับแถวหน้าของโลกที่ผสานรวม 2 นวัตกรรมปฏิวัติวงการเข้าด้วยกันเป็นครั้งแรกในประวัติศาสตร์: RibbonFET (Gate-All-Around Nanosheet Transistor) และ PowerVia (Backside Power Delivery Network - BSPDN)
โหนด 18A ได้รับการออกแบบขึ้นเพื่อเป็นรากฐานของโปรเซสเซอร์ระดับเรือธงของ Intel เอง (เช่น Panther Lake สำหรับโน้ตบุ๊กประสิทธิภาพสูง และ Clearwater Forest สำหรับเซิร์ฟเวอร์คลาวด์/ดาต้าเซ็นเตอร์) ควบคู่ไปกับการเปิดสายการผลิตให้แก่ลูกค้าภายนอกผ่านธุรกิจ Intel Foundry Services (IFS)
02 สถานะการผลิต: HVM RAMP 🟡
สถานะ: HIGH-VOLUME MANUFACTURING RAMP
สายการผลิตหลักติดตั้งและเดินเครื่อง ณ Fab 52 & Fab 62 (Ocotillo Campus, Arizona, USA) และศูนย์วิจัยพัฒนา D1X (Oregon) ควบคู่กับ Fab 34 (Leixlip, Ireland) โดยมีการ Tape-out ผลิตภัณฑ์หลักของ Intel และลูกค้า Foundry ภายนอกด้วยค่า D0 defect density ที่มีแนวโน้มลดลงอย่างต่อเนื่องเข้าสู่เกณฑ์ความคุ้มค่าเชิงพาณิชย์
ผลิตภัณฑ์หัวหอกบนโหนด 18A: Intel Panther Lake (Client CPU) และ Clearwater Forest (Xeon 288 E-Core Server Processor ร่วมกับ 3D Foveros Direct Packaging)
03 🎀 RibbonFET Architecture (4-Sided Gate Control)
RibbonFET คือสถาปัตยกรรมทรานซิสเตอร์แบบ Gate-All-Around (GAA) ของ Intel ที่พัฒนาขึ้นมาทดแทน FinFET หลังจากใช้งานมานานกว่าทศวรรษ โครงสร้างประกอบด้วยแผ่นซิลิคอนนาโนริบบอน (Silicon Nanosheets) วางซ้อนกันในแนวตั้ง 4 ชั้น โดยมีเกตและไดอิเล็กทริกโอบล้อมรอบทั้ง 4 ด้านอย่างสมบูรณ์
เปรียบเทียบสถาปัตยกรรม RibbonFET vs FinFET
- FinFET (3-Sided Control): เกตสัมผัสพื้นผิวฟินเพียง 3 ด้าน เมื่อเกตมีความยาวสั้นกว่า 14nm จะเกิดสนามไฟฟ้ารั่วไหลใต้ฐานฟิน (Sub-fin Leakage) และเกิดปรากฏการณ์ DIBL (Drain-Induced Barrier Lowering)
- RibbonFET (4-Sided Full Enclosure): เกตโอบล้อมรอบแผ่นซิลิคอนครบ 4 ด้าน ขจัดการรั่วไหลใต้ฐานฟินอย่างสิ้นเชิง ทำให้ได้ค่า Subthreshold Swing (SS) < 65 mV/dec และปรับความกว้างของริบบอน (Ribbon Width: Wribbon) ได้อย่างอิสระเพื่อปรับแต่งสมดุลระหว่าง Drive Current (Ion) และ Static Leakage (Ioff)
- Electrostatic Gate Control สูงสุด: ควบคุมกระแสไฟฟ้าผ่าน Channel ได้แม่นยำแม้ที่แรงดันไฟฟ้าต่ำ (Vdd < 0.7V)
- Drive Current ต่อพื้นที่เพิ่มขึ้น ~15–20%: การซ้อนริบบอน 4 ชั้นให้พื้นที่นำกระแสประสิทธิผล (Effective Width) สูงกว่าฟินเดี่ยว
- รองรับ Multi-Threshold Voltage (Multi-Vt): ปรับแต่ง Work-Function Metal Gate สลับกันระหว่าง Ultra-Low-Vt (ULVT) และ High-Vt (HVT) ได้อย่างมีประสิทธิภาพ
04 ⚡ PowerVia: ปฏิวัติ Backside Power Delivery (BSPDN)
PowerVia คือเทคโนโลยีระบบจ่ายพลังงานด้านหลังแผ่นเวเฟอร์ (Backside Power Delivery Network) ที่ Intel นำมาใช้จริงเป็นรายแรกของโลก สถาปัตยกรรมนี้แยกเครือข่ายจ่ายไฟ (Power Rails) ออกจากเครือข่ายส่งสัญญาณ (Signal Interconnects) อย่างเด็ดขาด
ปัญหาของโครงสร้าง Frontside Power ดั้งเดิม
ในโหนดการผลิตยุคก่อน สายไฟ VDD และ VSS ต้องแย่งพื้นที่เดินสายร่วมกับสายสัญญาณในชั้นโลหะด้านหน้า (M0–M2) ทำให้เกิดปัญหาคอขวด 3 ด้าน: 1) ความต้านทานสายไฟพุ่งสูงทำให้แรงดันตก (Severe IR-drop), 2) สัญญาณรบกวนแม่เหล็กไฟฟ้าระหว่างไฟกับข้อมูล (Crosstalk), และ 3) สูญเสียพื้นที่สัญญาณไปกว่า 20%
กลไกการทำงานของ PowerVia
ใน PowerVia กระบวนการสร้างทรานซิสเตอร์และชั้นโลหะสัญญาณด้านหน้า (Signal BEOL) จะถูกสร้างขึ้นตามปกติก่อน จากนั้นเวเฟอร์จะถูกประกบเข้ากับแผ่นรองรับ (Carrier Wafer) แล้วพลิกกลับด้านเพื่อเจียรแผ่นซิลิคอนด้านหลัง (Backside Wafer Grinding & CMP) ให้บางลงเหลือเพียง <500 นาโนเมตร จากนั้นจึงเจาะรู Nano-TSVs (Through-Silicon Vias) เชื่อมต่อตรงเข้าสู่ Source/Drain ของทรานซิสเตอร์ และสร้างชั้นโลหะจ่ายไฟหนาขนาดใหญ่ที่ด้านหลัง
- 📈 Standard Cell Density เพิ่มขึ้น >10%: พื้นที่ด้านหน้าเปิดโล่งสำหรับเดินสายสัญญาณ 100%
- ⚡ ลด IR-Drop ลง >30–40%: สายไฟด้านหลังมีขนาดหนาและความต้านทานต่ำมาก ทำให้จ่ายกระแสไฟฟ้าได้นิ่ง เพิ่มความเร็วสัญญาณนาฬิกาได้ ~4-6% ที่แรงดันเท่าเดิม
- 🌡️ ลด Signal Wire Congestion: เส้นทางสายสัญญาณสั้นลง ลดค่า RC Delay รวมของระบบชิป
05 กลุ่มลูกค้าและพันธมิตร Intel Foundry (IFS Ecosystem)
Intel Foundry กำลังเร่งขยายระบบนิเวศการออกแบบ (EDA & IP Alliance) ร่วมกับ Synopsys, Cadence, Ansys, และ Siemens EDA เพื่อให้แน่ใจว่าเครื่องมือออกแบบมาตรฐานรองรับกฎเกณฑ์ของ RibbonFET และ PowerVia อย่างสมบูรณ์:
| พันธมิตร / ลูกค้า | ความร่วมมือ / โครงการ | สถานะทางเทคโนโลยี |
|---|---|---|
| Intel Internal | Panther Lake (Client), Clearwater Forest (Xeon Server) | Tape-out สำเร็จ & HVM Ramp |
| Microsoft | Custom Cloud AI / Server Silicon บน 18A | การร่วมมือเชิงกลยุทธ์ด้านสถาปัตยกรรม |
| Amazon AWS | Custom Compute & AI Infrastructure | การประเมินสถาปัตยกรรมร่วมกัน |
| US Department of Defense (DoD) | โครงการ RAMP-C (ความมั่นคงระดับชาติ) | การพัฒนา PDK และ Secure Tape-outs |
| MediaTek / ARM Partners | SoC IP Core Optimization บน 18A PDK | ความพร้อมของ Standard Cell Libraries |
06 เปรียบเทียบ Intel 18A กับคู่แข่งในระดับ Sub-2nm
| คุณสมบัติ | Intel 18A | TSMC N3E / N2 | Samsung SF2 |
|---|---|---|---|
| ขนาดโหนดทางการค้า | 1.8nm (18Å) | 3nm (N3E) / 2nm (N2) | 2nm (SF2) |
| สถาปัตยกรรม Transistor | RibbonFET GAA (4 ด้าน) | FinFET (N3E) / GAA Nanosheet (N2) | MBCFET™ (GAA 4 ด้าน) |
| Backside Power Delivery | ✅ PowerVia (First in HVM) | ❌ ไม่มีใน N3/N2 (มีใน A16) | 🟡 มีใน SF2Z (2027) |
| Density Target (Logic) | ~310–360 MTr/mm² | ~290 MTr (N3E) → ~340 MTr (N2) | ~280–330 MTr/mm² |
| IR Drop Reduction | >30% (จาก PowerVia) | Baseline | Baseline |
| Advanced 3D Packaging | Foveros 3D / Foveros Direct | CoWoS-S/L, SoIC 3D | I-Cube, SAINT-S |
07 ข้อดีและข้อจำกัดเชิงกลยุทธ์
- ผู้นำด้าน Backside Power: PowerVia ให้ความได้เปรียบด้าน Power Integrity อย่างชัดเจน
- RibbonFET สมบูรณ์แบบ: ให้การควบคุมกระแสและลด Leakage ในระดับแนวหน้า
- การสนับสนุนจากภาครัฐ: เงินอุดหนุน $7.86B จาก US CHIPS Act เสริมความมั่นคงทางการเงิน
- Foveros Direct 3D: รองรับ Direct Copper-to-Copper Hybrid Bonding พิตช์ <9 µm
- ความซับซ้อนของ Process Flow: การรวมทั้ง RibbonFET และ PowerVia เพิ่มขั้นตอนการผลิต >1,000 สเต็ป
- Yield Learning Curve: การผลิตปริมาณมหาศาลต้องใช้เวลาในการไต่ระดับความคุ้มทุน
- Ecosystem การออกแบบภายนอก: กำลังอยู่ระหว่างการเร่งสร้างความพร้อมเมื่อเทียบกับ TSMC OIP
08 PowerVia: รายละเอียดเชิงลึกทางวิศวกรรม (Engineering Deep Dive)
การทำงานของ PowerVia อาศัยการคำนวณทางฟิสิกส์และการสร้างสมดุลระหว่างความเค้นเชิงกล (Mechanical Stress) และการถ่ายเทความร้อน (Thermal Dissipation):
| พารามิเตอร์ทางวิศวกรรม | Frontside PDN ดั้งเดิม | Intel PowerVia BSPDN |
|---|---|---|
| ตำแหน่ง Power Rails (VDD/VSS) | ชั้นโลหะ M0–M2 ด้านหน้า | ชั้นโลหะด้านหลังแผ่นเวเฟอร์ (Backside Metal) |
| ขนาดของ Power Rails | ขนาดเล็กมากตาม Metal Pitch (<25nm) | ขนาดใหญ่พิเศษ (>100nm) ความต้านทานต่ำมาก |
| Nano-TSV Pitch / Aspect Ratio | ไม่มี (ใช้ Normal Vias) | พิตช์ ~500nm, ความลึก <500nm ผ่าน Si |
| Standard Cell Area Utilization | ~70–80% (สูญเสียให้ Power Straps) | >90–95% (พื้นที่ใช้สอยสัญญาณ 100%) |
| การระบายความร้อน (Thermal Dissipation) | ผ่าน Substrate หนา 775 µm | ผ่าน Substrate บางเฉียบ + MIM Decoupling Caps |
09 การเปลี่ยนผ่านสู่อนาคต: Intel 14A และ High-NA EUV
โหนดถัดจาก 18A คือ Intel 14A (1.4nm Class) ซึ่งจะเป็นโหนดแรกในโลกที่นำเครื่องสแกนเนอร์ ASML Twinscan EXE:5000 / EXE:5200 (High-NA EUV, 0.55 NA) มาใช้งานในระดับอุตสาหกรรมอย่างเต็มรูปแบบ: