SemiMatrix / TOPICS / FINFET DESIGN RULES
SEMICONDUCTOR — DEEP DIVE

FinFET Design Rules:
FinFET Design Rules

ENGINEERING

01 บทนำ: Finfet Design คืออะไร

ในยุคของโหนดการผลิตระดับ Advanced Nodes (เช่น 5nm, 3nm และต่ำกว่า) โครงสร้าง FinFET (Fin Field-Effect Transistor) ได้เข้ามาแทนที่โครงสร้าง MOSFET แบบระนาบ (Planar) แบบเดิมอย่างสมบูรณ์ เพื่อแก้ไขปัญหา Short-Channel Effects (SCE) และปัญหาการรั่วไหลของกระแสไฟฟ้า (Leakage Current) ที่รุนแรงในระดับนาโนเมตร

ความสำคัญของ FinFET อยู่ที่การควบคุมช่องสัญญาณ (Channel) แบบ 3 มิติ โดยใช้ 'Fin' ที่ยื่นขึ้นมาจากพื้นผิวซิลิคอน ซึ่งช่วยให้ Gate เข้าควบคุม Channel ได้จากทั้งสามด้าน ส่งผลให้ค่า Subthreshold Swing (SS) ดีขึ้นอย่างมหาศาล และทำให้การทำงานในโหมด Low-Power มีประสิทธิภาพสูงขึ้นอย่างก้าวกระโดด การเข้าใจ FinFET จึงถือเป็นรากฐานสำคัญสำหรับวิศวกรออกแบบ IC ในยุคปัจจุบัน

📍 CAREER ROADMAP CONTEXT
STAGE 07 — ADVANCED: Low-Power Design & Advanced Nodes
Multi-Vt strategy, power gating (UPF/CPF), dynamic voltage frequency scaling (DVFS), FinFET / GAA parasitic effects, double patterning constraints
Tools: Cadence Joules, Apache RedHawk, PDK FinFET/GAA
Related: Low-Power Design (UPF/CPF) · Leading-Edge Overview · TSMC N3E Process · Intel 18A RibbonFET
Path: IC Design Engineer, Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

ฟิสิกส์พื้นฐานของ FinFET คือการเพิ่มค่า Electrostatic Gate Control ผ่านโครงสร้างแบบ Multi-gate โดยที่สมการพื้นฐานของกระแส Drain Current ($I_D$) ในโหมด Saturation จะถูกปรับเปลี่ยนเนื่องจากโครงสร้าง Fin ที่มีลักษณะดังนี้:

$I_{D,sat} = \mu_n C_{ox} \frac{W_{eff}}{L_g} (V_{GS} - V_{th})^2$

โดยที่ $W_{eff} = 2 \times H_{fin} + W_{fin}$ ซึ่งเป็นผลรวมของความสูงและกว้างของ Fin ในระดับการออกแบบ การจัดการ $V_{th}$ (Threshold Voltage) ผ่านการทำ Multi-Vt Strategy (LVT, RVT, HVT) ยังคงเป็นหัวใจสำคัญในการปรับสมดุลระหว่างความเร็ว (Performance) และการใช้พลังงาน (Power) เพื่อลด Static Power Dissipation ผ่านการเลือกใช้วัสดุ Work-Function Metal (WFM) ในกระบวนการผลิต Gate-Last (Replacement Metal Gate)

03 วิธีการและเทคนิค

ในกระบวนการออกแบบ FinFET วิศวกรต้องเผชิญกับข้อจำกัด Double Patterning (DPT) และ Multi-Patterning (EUV/SAQP) เนื่องจากความละเอียดของลวดลายเกินขีดจำกัดของแสงในระบบ Lithography เดิม ทำให้การวาง Layout (Standard Cell) ต้องอ้างอิงตามค่า Grid ที่กำหนด (Fin Pitch, Poly Pitch)

ขั้นตอนสำคัญในการ implement คือการทำ Power Gating โดยใช้ไฟล์ UPF (Unified Power Format) หรือ CPF (Common Power Format) เพื่อนิยาม Power Domains การวิเคราะห์และจำลองด้วยเครื่องมือ EDA ต้องทำอย่างละเอียดเพื่อคำนวณ Parasitic Capacitance (R-C Extraction) ที่เกิดขึ้นจากตัว Fin เองและโลหะระหว่างชั้น ซึ่งส่งผลกระทบโดยตรงต่อสัญญาณนาฬิกา (Clock Skew) และสัญญาณรบกวน (Crosstalk) ในการออกแบบ High-Speed Digital Logic

04 เทคนิคขั้นสูง

เมื่อก้าวเข้าสู่ยุค 3nm (เช่น TSMC N3E) และเส้นทางสู่ RibbonFET (GAA-FET) ของ Intel 18A ความท้าทายหลักคือ Parasitic Effects ที่ไม่สามารถมองข้ามได้ โดยเฉพาะค่าความจุระหว่าง Gate-to-Drain (Miller effect) และความต้านทานที่จุด Contact การจัดการความร้อน (Self-heating effect) กลายเป็นวิกฤตเนื่องจาก Fin มีขนาดเล็กมากจนไม่สามารถระบายความร้อนได้ดีเท่า Planar FET

โซลูชันระดับสูงรวมถึงการใช้ Dynamic Voltage Frequency Scaling (DVFS) เพื่อปรับเปลี่ยน Vdd และ Clock Frequency ตามโหลดงานแบบ Real-time และการใช้เทคนิค Backside Power Delivery Network (BSPDN) ในโหนดล่าสุดเพื่อลดปัญหา IR Drop และช่วยในการทำ Routing ของสัญญาณ (Signal Routing) ให้สะอาดขึ้นและมีความต้านทานต่ำลง

05 เครื่องมือและอุปกรณ์

เครื่องมือที่ใช้ในการวิเคราะห์และออกแบบสำหรับ FinFET และ GAA แบ่งออกเป็นกลุ่มหลัก ได้แก่:

  • EDA Tools: Cadence Joules (สำหรับ Power Analysis), Apache RedHawk (สำหรับ Power Integrity/IR Drop Analysis), Synopsys PrimePower/PrimeTime
  • Manufacturing Equipment: เครื่องมือจาก ASML (EUV Lithography), Applied Materials (AMAT) และ Lam Research สำหรับงาน Etch และ Deposition ที่ต้องการความแม่นยำในระดับอะตอม
  • Metrology: เครื่องมือวัดความหนาของชั้นฟิล์มและขนาดของ Fin จาก Tokyo Electron (TEL) และ KLA Corporation ซึ่งมีความสำคัญอย่างยิ่งในการรักษาค่า Yield ในระดับโรงงานผลิต

06 การประยุกต์ใช้ในอุตสาหกรรม

การเปลี่ยนแปลงจาก FinFET ไปสู่ GAA (Gate-All-Around) ถือเป็นหมุดหมายสำคัญของ TSMC, Samsung และ Intel ในการรักษา Moore's Law ให้ดำเนินต่อไปได้ ความสามารถในการผลิต chip ระดับ 3nm ขึ้นไปถือเป็นดัชนีชี้วัดขีดความสามารถทางเทคโนโลยีของประเทศในระดับมหภาค ซึ่งส่งผลกระทบโดยตรงต่อ Supply Chain ของอุปกรณ์อิเล็กทรอนิกส์ทั่วโลก ไม่ว่าจะเป็น AI Accelerators, สถาปัตยกรรม CPU/GPU หรือหน่วยประมวลผลสมาร์ทโฟน

ในฐานะวิศวกรออกแบบ การเข้าใจว่ากระบวนการผลิต (PDK) ส่งผลกระทบอย่างไรต่อการเลือก library cells และการทำ Optimization จะเป็นทักษะที่ขาดไม่ได้ในการสร้างชิปที่มีประสิทธิภาพสูงสุดในอุตสาหกรรม Semiconductor ที่มีการแข่งขันสูงในปัจจุบัน