PHYSICAL DESIGN & PROCESS RULES — DEEP DIVE

FinFET Design Rules & Layout Constraints
Fin Quantization, Pitch Scaling & Multi-Vt

PHYSICAL DESIGN

01 บทนำ: กฎการออกแบบ FinFET (FinFET Design Rules)

FinFET (Fin Field-Effect Transistor) คือสถาปัตยกรรมทรานซิสเตอร์แบบ 3 มิติที่เป็นแกนหลักของอุตสาหกรรมเซมิคอนดักเตอร์ตั้งแต่โหนด 22nm/16nm จนถึงโหนด 3nm (เช่น TSMC N3E) โครงสร้าง FinFET ใช้ 'ครีบซิลิคอน' (Silicon Fin) ที่ยื่นขึ้นมาจากพื้นผิวซับสเตรต ทำให้เกตสามารถโอบล้อมช่องนำกระแสได้ 3 ด้าน (Tri-gate) ช่วยเพิ่มค่า Electrostatic Gate Control และควบคุมกระแสไฟฟ้ารั่วไหล (Subthreshold Leakage) ได้อย่างมีประสิทธิภาพ

อย่างไรก็ตาม การเปลี่ยนจาก Planar MOSFET สู่ FinFET ทำให้เกิดข้อจำกัดเชิงการออกแบบที่เข้มงวดอย่างยิ่ง โดยเฉพาะ Fin Quantization (การกำหนดขนาดความกว้างของทรานซิสเตอร์เป็นจำนวนเต็มของฟิน) และกฎเกณฑ์ Design Rules Check (DRC) บนกริดที่มีความละเอียดระดับนาโนเมตร

📍 CAREER ROADMAP CONTEXT

STAGE 07 — ADVANCED PHYSICAL DESIGN: Advanced Nodes & FinFET Rules
Fin pitch / CPP scaling; Fin quantization ($W_{eff}$ calculation); Standard cell track heights (9T → 6T → 5T); Multi-Vt tuning (ULVT, LVT, SVT, HVT); Self-heating effects (SHE); Parasitic RC extraction (BSIM-CMG)
Tools: Synopsys Custom Compiler / Cadence Virtuoso, Siemens Calibre DRC/LVS, Ansys RedHawk
Related: MOSFET Fundamentals · TSMC N3E Process · CFET Architecture (2028+)
Path: Custom IC Layout Engineer, Physical Design Engineer, Library Characterization Engineer

02 ปรากฏการณ์ Fin Quantization และการคำนวณพื้นที่นำกระแสประสิทธิผล ($W_{eff}$)

ใน Planar MOSFET ดั้งเดิม นักออกแบบสามารถปรับความกว้างของทรานซิสเตอร์ ($W$) เป็นค่าต่อเนื่องใดๆ ก็ได้ตามต้องการ แต่ใน FinFET ความกว้างของกระแสจะถูกจำกัดด้วยผลรวมของพื้นผิวรอบฟิน:

EFFECTIVE CHANNEL WIDTH EQUATION

W_eff = N_fin × (2 × H_fin + W_fin)

เมื่อ N_fin คือจำนวนฟิน (จำนวนเต็ม 1, 2, 3...), H_fin คือความสูงของฟิน (~45–65nm), และ W_fin คือความกว้างของฟิน (~5–7nm) การเพิ่มขนาดไดรฟ์จึงทำได้เฉพาะแบบขั้นบันได (Discrete Steps)

ผลกระทบจาก Fin Quantization ทำให้นักออกแบบวงจร Analog/RF ไม่สามารถทำ Transistor Sizing ได้อย่างอิสระเหมือนเดิม และต้องปรับกลยุทธ์การออกแบบ Standard Cell Library ให้สอดคล้องกับความสูงของแทร็ก (Track Height)

03 กฎการวางเลย์เอาต์และ Standard Cell Track Scaling (9T → 6T → 5T)

ความสูงของ Standard Cell ถูกกำหนดโดยจำนวนแทร็กของสายโลหะ M1 (Track Count) คูณด้วย Metal Pitch (MMP):

สถาปัตยกรรม Cell	Track Count	โครงสร้าง Fins ต่อนิ้ว (N/P)	การประยุกต์ใช้งาน
High-Performance (HP)	9T – 7.5T	3-Fin / 3-Fin หรือ 2-Fin / 3-Fin	ชิปเซิร์ฟเวอร์, คล็อกความเร็วสูง >4 GHz
High-Density (HD)	6T – 5.5T	2-Fin / 2-Fin หรือ 1-Fin / 2-Fin	Mobile SoCs, Dense SRAM Bitcells
Ultra-High Density (UHD)	5T / 4.5T	1-Fin / 1-Fin (Single-Fin Cell)	โหนดปลายยุค FinFET (TSMC N3E)

เมื่อลดขนาดแทร็กลงเหลือ 1-Fin Cell ข้อจำกัดของ FinFET จะเริ่มถึงทางตันเนื่องจากไม่สามารถเพิ่ม Drive Current ได้โดยไม่เพิ่มความสูงของฟิน ($H_{fin}$) ซึ่งเสี่ยงต่อการหักงอทางกลระหว่างกระบวนการขัดผิว CMP

04 Multi-Vt Strategy และการปรับแต่ง Work-Function Metal (WFM)

ในยุค FinFET การปรับค่า Threshold Voltage ($V_{th}$) ไม่สามารถทำได้ด้วยการเพิ่มสารเจือ Doping ใน Channel อีกต่อไป (เนื่องจาก Random Dopant Fluctuation ในฟินขนาดเล็กจะทำให้ทรานซิสเตอร์แปรปรวนรุนแรง) อุตสาหกรรมจึงใช้กระบวนการ Replacement Metal Gate (RMG / Gate-Last):

ULVT (ULTRA-LOW VT)

Critical Path Boost

ใช้ชั้นโลหะ TiAl / TiN บางพิเศษ ให้ความเร็วสวิตชิ่งสูงสุด แต่ยอมรับ Static Leakage สูง ใช้เฉพาะใน Critical Path <5% ของชิป

SVT (STANDARD VT)

Balanced Logic

สมดุลระหว่างความเร็วและกระแสไฟฟ้ารั่วไหล ใช้เป็นแกนหลักในบล็อกประมวลผลทั่วไป

HVT / EHVT (HIGH VT)

Leakage Killer

เพิ่มความหนาของชั้น Work Function Metal เพื่อกด Subthreshold Leakage ให้ต่ำที่สุด เหมาะสำหรับหน่วยความจำแคชและ Always-On Logic

SELF-HEATING (SHE)

Thermal Trapping in Fins

ฟินซิลิคอนถูกล้อมรอบด้วยฉนวน Shallow Trench Isolation (SiO₂) ที่มีค่านำความร้อนต่ำ ทำให้เกิดความร้อนสะสมเฉพาะจุด (Self-Heating) ส่งผลต่อค่า Electromigration ของขั้วต่อ

05 วิวัฒนาการจาก FinFET สู่ GAA Nanosheet และ CFET

ข้อจำกัดของ FinFET ในแง่ Fin Quantization, ความต้านทานหน้าสัมผัส (Contact Resistance) และ Self-Heating ผลักดันให้อุตสาหกรรมเปลี่ยนผ่านสู่ Gate-All-Around (GAA) Nanosheet FET (เช่น TSMC N2, Intel 18A, Samsung SF2) และมุ่งหน้าสู่ Complementary FET (CFET) ในโหนดต่ำกว่า 1.4nm:

พารามิเตอร์	FinFET (3D Tri-gate)	GAA Nanosheet (4D Gate)	CFET (Stacked N-over-P)
Gate Enclosure	3 ด้าน (Top + 2 Sidewalls)	4 ด้านครบสมบูรณ์	4 ด้านครบสมบูรณ์ (ซ้อน 2 ชั้น)
Channel Sizing	Discrete (Fin Quantization)	Continuous (ปรับความกว้าง Nanosheet)	Continuous Sizing
Subthreshold Swing	~68–75 mV/dec	<65 mV/dec (ใกล้เคียง Ideal 60)	<63 mV/dec
Footprint Scaling	จำกัดที่ 5T Track	ยืดขยายได้ถึง 4.5T Track	ประหยัดพื้นที่ Logic ได้ถึง 50%

06 สรุปแนวทางปฏิบัติสำหรับวิศวกรออกแบบ (Best Practices for Layout Engineers)

การออกแบบวงจรบน FinFET ขั้นสูงต้องอาศัยการทำงานร่วมกันระหว่างวงจร (Schematic) และเลย์เอาต์ (Layout) อย่างใกล้ชิด โดยต้องปฏิบัติตามกฎ Coloring Rules (Double/Triple Patterning), การรักษาความต่อเนื่องของ Diffusion (Diffusion Break: Continuous vs Single/Dual Diffusion Break - SDB/DDB), และการจัดวาง Dummy Fins ที่หัวและท้ายบล็อกเพื่อควบคุมความสม่ำเสมอของสารเคมีระหว่างกระบวนการขัดผิว CMP