IC DESIGN — DIGITAL

VLSI &
Circuit Design

อ่าน 32 นาที อัพเดท 2026 Design / EDA

VLSI Design Flow ตั้งแต่ RTL → Synthesis → Timing → Place & Route → Tapeout อธิบายแบบเข้าใจง่ายสำหรับวิศวกร IC Design

01 VLSI Design Flow Overview

VLSI (Very Large Scale Integration) Design Flow คือกระบวนการออกแบบ chip ตั้งแต่ specification จนถึง GDSII ที่ส่งต่อไปยังโรงงานผลิต โดยอาศัย EDA tools (Electronic Design Automation) จากบริษัทอย่าง Synopsys, Cadence และ Siemens EDA ในงานจริง flow นี้ไม่ได้เป็นเส้นตรงสมบูรณ์ แต่เป็นวงจรของการ iterate ระหว่าง architecture, RTL, physical design, timing, power และ verification ซ้ำหลายรอบจนกว่าจะได้จุดสมดุลที่ผลิตได้จริง

Specification

กำหนด Functionality, Performance, Power, Area (PPA targets)

RTL Design

เขียน Verilog/VHDL อธิบาย Logic พฤติกรรม Simulate ด้วย VCS/Xcelium

Logic Synthesis

แปลง RTL → Netlist of Standard Cells ด้วย Design Compiler/Genus

Place & Route

วาง Cell บน Floorplan, เดิน Metal Wire เชื่อมกัน ด้วย Innovus/ICC2

Signoff

STA, LVS, DRC, IR Drop, EM Analysis ก่อนส่ง GDSII ไป Fab

📍 CAREER ROADMAP CONTEXT

STAGE 05 — PHYSICAL DESIGN: Floorplan, P&R & Clock Tree
วาง floorplan, ทำ power planning, place & route, CTS (Clock Tree Synthesis), routing optimization, IR drop / EM analysis — จนได้ GDSII พร้อม tape-out
Tools: Cadence Innovus / Synopsys ICC2, RedHawk, Tempus
Related: Floorplanning & Power Planning · Place & Route · Clock Tree Synthesis (CTS) · IR Drop & EM Analysis
Path: IC Design Engineer

02 RTL Design (Verilog)

RTL (Register Transfer Level) คือการอธิบาย Logic ในแง่ของการถ่ายโอน Data ระหว่าง Register ควบคุมด้วย Clock คุณภาพของ RTL มีผลต่อทุกขั้นตอนถัดไป ไม่ว่าจะเป็น area, power, timing closure, DFT insertion หรือแม้แต่ความสามารถในการ debug หลัง silicon ออกมาแล้ว

VERILOG — 4-bit Counter

module counter #(parameter W=4) (
  input  clk, rst_n,
  output reg [W-1:0] cnt
);
  always @(posedge clk or negedge rst_n)
    if (!rst_n) cnt <= 0;
    else        cnt <= cnt + 1'b1;
endmodule

03 Logic Synthesis

Synthesis แปลง RTL เป็น Gate-level Netlist โดยใช้ Standard Cell Library ของ PDK เป้าหมายคือ optimize PPA ภายใต้ timing constraint นอกจากนั้นยังต้องคำนึงถึง design rule, scan insertion, clock gating, multi-V_T strategy และความง่ายต่อการปิด timing ใน physical design ขั้นถัดไป

POWER ESTIMATION

$$ P_{dyn} = \alpha C V_{DD}^2 f $$

α = activity factor, C = switching capacitance, f = clock frequency

04 Static Timing Analysis (STA)

STA ตรวจสอบว่า signal ทุก path มีเวลาพอในแต่ละ clock cycle หรือไม่ โดยไม่ต้อง simulate ทุก vector ความสำคัญของ STA อยู่ที่การครอบคลุม corner จำนวนมาก เช่น PVT corners, on-chip variation, derate และ path exception ซึ่งการจำลองเชิงฟังก์ชันเพียงอย่างเดียวไม่สามารถแทนได้

SETUP TIME CHECK

$$ T_{clk} \geq T_{cq} + T_{logic} + T_{setup} + T_{skew} $$

T_cq = Clock-to-Q delay, T_logic = combinational delay, T_setup = Flip-flop setup time

Check	เงื่อนไข	ผลถ้าล้มเหลว
Setup	Data stable ก่อน Clock Edge	Functional failure — ต้อง relax timing หรือ resize
Hold	Data stable หลัง Clock Edge	Functional failure — เพิ่ม Buffer
Max Tran	Signal transition time ไม่เกิน limit	Slew rate ผิด — เพิ่ม Drive strength

05 Place & Route

วาง Standard Cell บน floorplan และ route metal wire เชื่อมกัน ต้องตรงตาม DRC (Design Rule Check) ของ PDK ในขั้นนี้ปัญหาที่เจอบ่อยคือ congestion, long interconnect, clock skew, IR drop และ coupling noise ซึ่งล้วนมีผลต่อ timing และความสามารถในการผลิตจริง

FLOORPLAN

Die & Block Planning

กำหนดขนาด Die, วาง Macro Block, Power Rail, I/O Pad

PLACEMENT

Standard Cell Placement

วาง Cell ให้ Timing ดีที่สุด ลด Congestion

CTS

Clock Tree Synthesis

สร้าง Clock Tree ให้ Skew ต่ำ Latency สม่ำเสมอ

ROUTING

Global & Detail Route

เดิน Signal Wire ผ่านหลาย Metal Layer ให้ DRC Clean

06 Signoff & Tapeout

ก่อนส่ง GDSII ไป Fab ต้องผ่าน signoff checks ทั้งหมด เพราะข้อผิดพลาดที่หลุดไปถึง tapeout จะมีต้นทุนสูงมากทั้งด้านเวลา หน้ากาก และโอกาสทางธุรกิจ Signoff จึงเป็นช่วงที่ต้องรวมข้อมูลจาก design, CAD, DFT, package และ reliability เข้ามาตรวจทานร่วมกัน

⚠️

Signoff Checklist

✅ DRC (Design Rule Check) — ✅ LVS (Layout vs Schematic) — ✅ STA all corners — ✅ IR Drop < 5% VDD — ✅ EM (Electromigration) — ✅ ESD

07 Power Analysis & Low-Power Design

พลังงานเป็น constraint สำคัญมากในการออกแบบ mobile และ AI edge SoC — จึงต้องใช้หลายเทคนิคร่วมกันเพื่อให้ได้สมดุลระหว่าง performance และ power ที่สำคัญคือต้องแยกให้ชัดระหว่าง dynamic power, leakage, rush current ตอน wake-up และ overhead จาก power management logic เอง

TOTAL POWER BREAKDOWN

$$ P_{total} = P_{dynamic} + P_{static} = \alpha C V_{DD}^2 f + I_{leak} V_{DD} $$

ใน Advanced Node (5nm+) P_static คิดเป็นสัดส่วนสูงกว่า 30–40% ของ P_total

MULTI-VT

Multi-V_T Cell Library

ใช้ LVT (เร็วแต่ leaky) ใน critical path และใช้ SVT/HVT ใน non-critical path — ช่วยลด leakage ได้ 2–5x โดยยังคุม timing ให้ผ่านได้

CLOCK GATING

Fine-grain Clock Gating

ตัด Clock แต่ละ Cluster เมื่อไม่ใช้งาน — ลด P_dyn 20–40% ใน Block-level

DVFS

Dynamic Voltage & Freq Scaling

ปรับ V_DD และ f ตาม Workload แบบ Real-time — P สัดส่วน V²×f ทำให้ลดพลังงานได้มากใน Idle mode

POWER DOMAIN

Power Gating (MTCMOS)

ตัด V_DD สมบูรณ์จาก Block ที่ไม่ใช้ ด้วย Sleep Transistor — ลด leakage 99%+ ใน Deep Sleep mode

08 Formal Verification

Formal Verification คือการพิสูจน์ว่า RTL หรือ netlist ทำงานถูกต้องทุก case โดยไม่ต้อง simulate ทุก vector — ใช้ mathematical proof ข้อได้เปรียบของ formal คือการหามุมผิดพลาดที่ testbench แบบทั่วไปอาจพลาด โดยเฉพาะ protocol corner case, reset sequence, deadlock และ security property

EQUIVALENCE CHECK

LEC (Logic Equiv. Check)

พิสูจน์ว่า Netlist หลัง Synthesis/ECO เทียบเท่า RTL ทุก Bit — Synopsys Formality, Cadence Conformal

PROPERTY CHECK

ABV (Assertion-Based)

เขียน SVA (SystemVerilog Assertion) — Formal พิสูจน์ว่า property จะเป็นจริงหรือพบ Counter-example

X-PROPAGATION

X-Semantics

พิสูจน์ X-state ไม่ Propagate ไปสู่ Output — สำคัญสำหรับ Reset, Power-on sequence

SECURITY

Formal Security Verification

ตรวจสอบ Information Flow — มั่นใจว่า Secret Key ไม่ Leak แม้ใน Hardware Trojan scenario

09 Chiplet & 3D IC Design

Chiplet Architecture คือการแบ่งชิปออกเป็น die เล็กๆ หลายตัว ทำใน node ที่เหมาะสม แล้วนำมา assemble บน package — เพิ่ม yield และลดต้นทุนเมื่อเทียบกับ monolithic die ใหญ่ แต่ก็เพิ่มความซับซ้อนด้าน floorplanning ระดับ package, die-to-die protocol, power delivery, test strategy และ thermal co-design อย่างมาก

Interconnect	เทคโนโลยี	Bandwidth	ตัวอย่าง
Package (2D)	Wire Bond / Flip Chip	ต่ำ	SiP Package
Interposer (2.5D)	Silicon Interposer + µBump	สูง	TSMC CoWoS (NVIDIA H100)
Die Stacking (3D)	TSV + Hybrid Bond	สูงมาก	HBM, AMD V-Cache
Hybrid Bond (3D-IC)	Cu-Cu Direct Bond, pitch <1μm	สูงที่สุด	TSMC SoIC, Intel Foveros

CHIPLET DESIGN CONSIDERATIONS

// Key Challenges in Chiplet Design
Die_to_Die_Interface: "UCIe, BoW, HBI standards",
Power_Integrity:      "IR Drop ข้าม Die boundary",
Signal_Integrity:     "Skew & Jitter บน µBump",
Thermal:              "Heat spreading ระหว่าง stacked dies"

// Known Good Die (KGD) requirement:
// ต้อง Test ทุก Die ให้ผ่านก่อน Assembly
// เพราะ rework 3D Package แทบเป็นไปไม่ได้

UCIe_1_0_Spec:      ">1TB/s/mm bandwidth ผ่าน Standard Package",
Hybrid_Bond:        "ต้องควบ Wafer Bow <100µm, Alignment <100nm"

💡

AMD MI300X: Chiplet สุด Extreme

AMD MI300X ใช้ 13 chiplets บน TSMC CoWoS-L พร้อม HBM3 รวม 192GB และ bandwidth มากกว่า 8 TB/s — เป็นตัวอย่างชัดเจนของการใช้ chiplet architecture เพื่อดันขนาดระบบให้เกินข้อจำกัดของ monolithic die

// QUICK QUIZ

STA ย่อมาจากอะไร?