FABRICATION — PROCESS ENGINEERING

IC Manufacturing
Process Flow

อ่าน 30 นาที อัพเดท 2026 Fab + Process

ตั้งแต่ Silicon Wafer จนถึง Chip สำเร็จ — ครอบคลุมทุกขั้นตอนสำคัญใน Modern CMOS Fabrication

01 Overview: จาก Wafer สู่ Chip

การผลิต IC ใช้กระบวนการหลายร้อยขั้นตอนบน Silicon Wafer โดยแต่ละขั้นตอนต้องควบคุมความแม่นยำระดับอังสตรอมในสภาพแวดล้อม cleanroom ระดับสูงที่ควบคุมจำนวนอนุภาคอย่างเข้มงวด ความยากของงานนี้ไม่ได้อยู่แค่การพิมพ์ลายให้เล็กลง แต่คือการทำให้ทุกขั้นตอนเชื่อมต่อกันได้อย่างสม่ำเสมอบน wafer จำนวนมากโดยยังรักษา yield และ reliability ให้อยู่ในระดับที่คุ้มค่าทางธุรกิจ

🏭

Fab คืออะไร?

Fab (Fabrication Plant) คือโรงงานผลิต Semiconductor มูลค่าหลายหมื่นล้านดอลลาร์ ผู้นำได้แก่ TSMC, Samsung, Intel, GlobalFoundries

Silicon Wafer Preparation

ผลิต Single Crystal Si จาก Czochralski Process, ตัดเป็น Wafer ขัดผิวจนเรียบระดับ nm

Photolithography

ฉายแสงผ่าน Mask สร้างลวดลายวงจรบน Photoresist ด้วย DUV หรือ EUV Light

Etching & Deposition

สลักลวดลาย (Etch) และสร้างชั้น Material ใหม่ (CVD/ALD/PVD) สลับกันหลายร้อยรอบ

Doping & Metallization

ใส่ Dopant ด้วย Ion Implantation, ต่อวงจรด้วย Metal Interconnect (Cu, Co, Ru)

Test & Packaging

ทดสอบทุก Die บน Wafer (Wafer Sort), ตัดแบ่ง (Dicing), บรรจุหีบห่อ

Step 1/6 — Bare Silicon Wafer

แผ่น Wafer ซิลิคอนบริสุทธิ์ ผิวเรียบระดับนาโนเมตร พร้อมสำหรับกระบวนการผลิต

📍 CAREER ROADMAP CONTEXT

STAGE 07 — INTEGRATION & YIELD: Process Integration & Yield Management
FEOL/MOL/BEOL integration — ทุก process step ต้องไม่ขัดกัน; yield model (Poisson, negative binomial); Cpk analysis; DOE (Design of Experiments); IC manufacturing overview
Tools: JMP / Minitab (SPC), KLA Klarity, Synopsys Yield Explorer
Related: Yield Modelling & DOE · Leading-Edge Overview · TSMC N3E / Samsung SF2 · Probe Card Design & Types
Path: Process / Fab Engineer, Test Engineer (ATE / DFT), RF / Analog IC Engineer, Leading-Edge Technology Engineer

02 Photolithography & EUV

Photolithography เป็นกระบวนการสร้างลวดลายวงจรบน Wafer โดยใช้แสงฉายผ่าน photomask ลงบน photoresist แล้ว develop เพื่อสร้างลวดลาย ใน advanced node ความท้าทายไม่ได้มีแค่ resolution แต่รวมถึง focus control, overlay accuracy ระหว่างชั้น, stochastic defect ของ resist และ throughput ของเครื่องมือด้วย

RESOLUTION LIMIT (RAYLEIGH CRITERION)

R = k₁ · λ / NA

λ = wavelength, NA = Numerical Aperture, k₁ = process factor (~0.25–0.4) | EUV: λ = 13.5 nm → R < 10 nm

เทคโนโลยี	Wavelength	Resolution	ใช้ใน Node
i-line	365 nm	~350 nm	≥ 350nm
KrF DUV	248 nm	~180 nm	180–130 nm
ArF DUV	193 nm	~65 nm	90–7 nm (MPT)
EUV	13.5 nm	<5 nm	5–2 nm
High-NA EUV	13.5 nm	~2 nm	< 2nm (2025+)

🚀

The High-NA Era (0.55 NA)

เครื่อง High-NA EUV รุ่นใหม่ (EXE:5000) ของ ASML ใช้กระจกขนาดใหญ่ขึ้นเพื่อเพิ่ม Numerical Aperture จาก 0.33 เป็น 0.55 ช่วยให้พิมพ์ลายได้ละเอียดขึ้นโดยไม่ต้องทำ Double Patterning ลดความซับซ้อนและเพิ่ม Yield ใน Node ต่ำกว่า 2nm

03 Deposition: CVD, ALD, PVD

การสร้างชั้น thin film บน Wafer ใช้หลายเทคนิค ขึ้นอยู่กับวัสดุและความหนาที่ต้องการ ในการเลือกเทคนิค deposition วิศวกรต้องดูทั้ง conformality, film stress, impurity level, step coverage, อุณหภูมิกระบวนการ และความเข้ากันได้กับวัสดุชั้นล่าง ไม่ใช่ดูเฉพาะความหนาเพียงอย่างเดียว

CVD

Chemical Vapor Deposition

ใช้ Gas-phase Chemical Reaction สร้างฟิล์ม เหมาะสำหรับ SiO₂, Si₃N₄, Poly-Si ความหนา nm–μm

ALD

Atomic Layer Deposition

สร้างฟิล์มทีละ 1 Atomic Layer ควบคุมความหนาได้ระดับ Angstrom เหมาะสำหรับ High-k, Al₂O₃

PVD

Physical Vapor Deposition

สปัตเตอร์วัสดุ Target ด้วย Plasma เหมาะสำหรับ Metal (Ti, TiN, Cu seed layer)

EPI

Epitaxy

ปลูก Si หรือ SiGe Single Crystal layer บน Substrate ใช้สำหรับ Source/Drain Stressor ใน FinFET

04 Etching

การสลัก material ออกตามลวดลาย photoresist มี 2 ประเภทหลัก แก่นของการ etch ที่ดีคือการคุม selectivity, anisotropy และ profile control ให้เหมาะกับโครงสร้างเป้าหมาย เพราะการกัดเกินหรือกัดเอียงเพียงเล็กน้อยอาจกระทบ CD, resistance และ leakage ของ device ได้ทันที

ประเภท	กลไก	Anisotropy	ใช้กับ
Wet Etch	Chemical Solution	Isotropic	Cleaning, Oxide removal
Dry / Plasma Etch	Ion Bombardment + Chemical	Anisotropic	High-AR features, Metal
RIE	Reactive Ion Etch	Highly Anisotropic	Sub-10nm structures
ALE	Atomic Layer Etch	Mono-layer precision	Gate, FinFET, GAA

05 Ion Implantation

การใส่ dopant (B, P, As) เข้าไปใน silicon ด้วยการยิง ion ที่มีพลังงานสูง กำหนด dose และ energy เพื่อควบคุมความลึกและความเข้มข้น หลัง implant แล้ว dopant ยังไม่พร้อมใช้งานเต็มที่จนกว่าจะผ่าน anneal เพื่อซ่อม crystal damage และ activate dopant ให้เข้า lattice site ที่เหมาะสม

PROJECTED RANGE (LSS THEORY)

Rp = f(E, M₁, M₂, Z₁, Z₂)

ความลึก Dopant ขึ้นกับ Energy และ mass ratio ระหว่าง ion และ substrate atom | หลัง Implant ต้องทำ Anneal เพื่อ activate dopant

06 CMP — Chemical Mechanical Planarization

CMP ใช้ขัดผิว Wafer ให้เรียบ (Planar) ด้วยการรวม Chemical Slurry และแรงกด Mechanical จำเป็นสำหรับ Multi-layer Metal Interconnect

💡

ทำไมต้อง CMP?

แต่ละชั้น Metal ต้องราบเรียบก่อนทำชั้นต่อไป มิฉะนั้น Depth-of-Focus ของ Lithography จะไม่เพียงพอ ทำให้ขนาด feature ผิดเพี้ยน

🔍

Advanced Metrology: E-beam Inspection

ใน Node ระดับนาโนเมตร แสง Optical ไม่สามารถมองเห็น Defect เล็กๆ ได้อีกต่อไป เราจึงต้องใช้ Electron Beam (E-beam) ในการสแกนหาจุดบกพร่อง และใช้ AI ในการวิเคราะห์ Pattern เพื่อคุมคุณภาพแบบ Real-time

🌿

Fab Sustainability

โรงงานสมัยใหม่เน้นการลดการใช้พลังงานและน้ำ (Water Recycling > 90%) และการกำจัดก๊าซเรือนกระจก (F-gases) จากกระบวนการ Etch เพื่อมุ่งสู่ Net Zero

07 CMOS Process Flow (Simplified)

การสร้าง CMOS inverter ต้องผ่านขั้นตอนหลักดังนี้ แม้ตัวอย่างนี้จะเป็น simplified flow แต่ในโรงงานจริงแต่ละบรรทัดอาจขยายออกเป็นหลาย process module เช่น clean, metrology, rework check, anneal และ defect inspection ที่คั่นอยู่ตลอดทั้ง FEOL, MOL และ BEOL

            CMOS PROCESS FLOW — MAJOR STEPS
            
          

// 1. STI (Shallow Trench Isolation)
Etch trenches → Deposit SiO₂ → CMP

// 2. Well Formation
Implant n-well (P) for PMOS
Implant p-well (B) for NMOS

// 3. Gate Stack
Grow High-k (HfO₂) → Deposit Metal Gate (TiN/TaN)
Pattern + Etch Gate → Spacer deposition

// 4. Source/Drain
Epitaxy SiGe (PMOS) / SiP (NMOS)
Implant S/D → Anneal (millisecond anneal)

// 5. Contacts & Interconnects
Deposit ILD → CMP
Etch Contact holes → Fill W/Co/Ru
Metal 1 → Via 1 → Metal 2 → ... → Metal N
          

08 Interconnect Stack & BEOL

BEOL (Back End of Line) คือขั้นตอนการสร้าง metal interconnect เพื่อเชื่อมต่อทรานซิสเตอร์ทุกตัวเข้าด้วยกัน ใน advanced node (ต่ำกว่า 5nm) อาจมี metal layer มากกว่า 15 ชั้น ปัญหาสำคัญของยุคนี้คือ RC delay และ power integrity ในสายโลหะเริ่มเป็นคอขวดไม่แพ้ตัวทรานซิสเตอร์เอง ทำให้การเลือกวัสดุ, pitch และ routing hierarchy มีผลต่อ PPA อย่างมาก

Layer	Pitch โดยประมาณ	Material	การใช้งาน
M0 (Local)	<15 nm	Co / Ru	Gate-to-Contact, Cell-level wiring
M1–M4 (Semi-Local)	15–40 nm	Cu (Low-k ILD)	Standard Cell routing
M5–M10 (Intermediate)	40–100 nm	Cu	Block-level routing
M11–M15 (Global)	>100 nm	Cu / Al	Power Rail, Clock distribution

RESISTIVITY LIMIT

Cu vs Ru vs Co

Cu มี resistivity ต่ำแต่ใน width <10nm Cu resistivity เพิ่มจาก grain boundary ทำให้ Ru/Co ดีกว่าใน Local Layer

LOW-k ILD

Low-k Dielectric

ใช้ SiCOH (k~2.5) หรือ Porous Low-k (k~2.0) แทน SiO₂ (k=3.9) เพื่อลด RC delay แต่ต้องแลกกับความแข็งแรงเชิงกลที่ลดลง

EM LIMIT

Electromigration

กระแสสูงทำให้ Cu atom เคลื่อนที่ — จึงต้องจำกัด J_max เพื่อให้อายุการใช้งานผ่านสเปกความน่าเชื่อถือ

DAMASCENE

Dual Damascene

สร้าง Trench และ Via ในรอบเดียว แล้วจึงเติม Cu และทำ CMP — ช่วยลดจำนวนขั้นตอนและลดความต้านทานของ interconnect

RC INTERCONNECT DELAY

t_RC = R × C = (ρ·L/A) × (ε·A/d)

ลด RC delay ด้วย: เพิ่ม A (Wire section), ลด L (routing), ใช้วัสดุ ρ ต่ำ (Ru/Co), และลด k (Low-k ILD)

09 Yield & Design for Manufacturability (DFM)

DFM คือแนวคิดในการออกแบบ IC โดยคำนึงว่ารูปแบบ layout บางอย่างส่งผลให้ yield เพิ่มหรือลดลง แม้จะยังผ่านกฎพื้นฐานของการผลิตก็ตาม ใน advanced node ความต่างระหว่าง layout ที่ “ผ่าน DRC” กับ layout ที่ “ผลิตได้ดี” อาจห่างกันมาก จึงต้องพิจารณา lithography hotspot, via redundancy, pattern density, CMP loading และ systematic variation ร่วมด้วย

MURPHY'S YIELD MODEL

Y = [1 − exp(−D₀·A) / (D₀·A)]²

D₀ = defect density (def/cm²), A = die area — ตัวแบบดีกว่า Poisson สำหรับ random defects บน wafer

DFM Rule	คำอธิบาย	Impact
Minimum Spacing	ระยะห่างแบบ Pattern ต้องสูงกว่าขีด Process Window	ลด Bridge defect
Via Redundancy	ใช้ Via หลายตัวแทน 1 ตัวเสมอ	ลด Via Open failure 5–10x
Metal Density Fill	เติม Dummy Metal ให้ density 40–60%	CMP uniformity ดีขึ้น
Poly Orientation	Gate Poly ให้โตเดียวกันทั้ง chip	Lithography uniformity
Notch/Antenna Rule	ห้าม Metal antenna สะสม charge ทำลาย Gate oxide	ลด Plasma-induced damage

⚠️

DFM vs DRC: ต่างกันอย่างไร?

DRC (Design Rule Check) คือ rule เข้มงวด — violation = ผลิตไม่ได้ DFM คือ rule แนะนำ — violation ผลิตได้แต่ Yield จะต่ำ การทำ DFM fix หลัง DRC clean ช่วยเพิ่ม Yield ได้ 5–15%

// QUICK QUIZ

EUV Lithography ใช้ wavelength เท่าไร?