01 ศาสตร์และศิลป์แห่งการออกแบบ Analog IC
ในยุคที่วงจรดิจิทัลครองพื้นที่ส่วนใหญ่ของชิประบบบนชิป (SoC) แต่วงจร
Analog & Mixed-Signal
ยังคงเป็นสะพานเชื่อมที่ขาดไม่ได้ระหว่างโลกดิจิทัลภายในชิปกับโลกธรรมชาติรอบตัว
สัญญาณจากเซนเซอร์, เสียง, คลื่นวิทยุ 5G/6G, สัญญาณภาพ, และแรงดันไฟเลี้ยงจากแบตเตอรี่
ล้วนเป็นสัญญาณแอนะล็อกที่มีความต่อเนื่องทางเวลาและขนาดทั้งสิ้น
การออกแบบวงจรแอนะล็อกแตกต่างจากการออกแบบดิจิทัลอย่างสิ้นเชิง
ในขณะที่ดิจิทัลสนใจเพียงระดับแรงดัน '0' และ '1' แต่วิศวกรแอนะล็อกต้องบริหารจัดการ
"สมดุลหลายมิติ (Multi-Dimensional Trade-offs: The Design Octagon)"
ซึ่งประกอบด้วย อัตราขยาย (Gain), ความเร็วและแบนด์วิดท์ (Speed/Bandwidth), สัญญาณรบกวน
(Noise), ความเป็นเชิงเส้น (Linearity), ช่วงการสวิงของแรงดัน (Voltage Swing),
การกินพลังงาน (Power Dissipation), แรงดันไฟเลี้ยง (Supply Voltage),
และความทนทานต่อความแปรปรวนจากการผลิต (Process Variation)
💡
The Analog Design Octagon
ในวงจรแอนะล็อก การปรับพารามิเตอร์เพื่อปรับปรุงคุณสมบัติตัวใดตัวหนึ่งให้ดีขึ้น
มักจะทำให้คุณสมบัติอีกตัวหนึ่งเสื่อมถอยลงเสมอ (เช่น การเพิ่มกระแสเพื่อเพิ่ม $g_m$
และลด Noise จะทำให้ Power พุ่งสูงขึ้นและลด Output Resistance $r_o$)
วิศวกรแอนะล็อกที่เชี่ยวชาญคือผู้ที่สามารถหาจุดสมดุลที่ดีที่สุดภายใต้ข้อกำหนดของระบบ
📍 CAREER ROADMAP CONTEXT
STAGE 02 — ANALOG CIRCUIT DESIGN: Op-Amp,
OTA & Bias Circuits
Current mirror topologies (Cascode, Wilson), differential pair, CMRR, PSRR; op-amp
(folded cascode OTA, two-stage), stability compensation; bandgap reference, LDO
regulator design; ADC/DAC architecturesTools: Cadence Virtuoso Schematic/Layout, SpectreRF, Synopsys Custom CompilerRelated:
Op-Amp & OTA Design
·
Bandgap & LDO
·
SPICE Circuit EnginesPath: Analog IC Designer, RFIC Engineer, Mixed-Signal Verification Lead
02 พารามิเตอร์สัญญาณขนาดเล็กของ MOSFET (Small-Signal
Parameters)
เมื่อทรานซิสเตอร์ MOSFET ทำงานในย่านอิ่มตัว (Saturation Region: $V_{DS} \ge V_{GS} -
V_{th}$) พฤติกรรมต่อสัญญาณกระแสสลับขนาดเล็ก (Small-Signal AC) สามารถอธิบายผ่าน 3
พารามิเตอร์พื้นฐาน:
TRANSCONDUCTANCE ($g_m$), OUTPUT RESISTANCE ($r_o$) & INTRINSIC GAIN ($A_{v0}$)
$$ g_m = \left. \frac{\partial I_D}{\partial V_{GS}} \right|_{Q} = \mu C_{ox}
\frac{W}{L} (V_{GS} - V_{th}) = \sqrt{2\mu C_{ox} \frac{W}{L} I_D} = \frac{2
I_D}{V_{ov}} $$
$$ r_o = \left. \left( \frac{\partial I_D}{\partial V_{DS}} \right)^{-1} \right|_{Q}
= \frac{1}{\lambda I_D} = \frac{V_A}{I_D} $$
$$ A_{v0} = g_m \cdot r_o = \frac{2 V_A}{V_{ov}} = \frac{2}{\lambda V_{ov}} $$
เมื่อ $V_{ov} = V_{GS} - V_{th}$ คือ Overdrive Voltage, $\lambda$ คือ Channel-Length
Modulation Coefficient, และ $V_A = 1/\lambda$ คือ Early Voltage — ค่า Intrinsic Gain
$A_{v0}$
แสดงขีดจำกัดอัตราขยายแรงดันสูงสุดที่ทรานซิสเตอร์ตัวเดียวจะสามารถทำได้โดยปราศจากโหลดภายนอก
นอกจากนี้ หากขั้ว Source ไม่ได้ต่อกับ Substrate (เช่น ในทรานซิสเตอร์ตัวบนของสแต็ก)
ปรากฏการณ์ Body Effect จะเหนี่ยวนำให้เกิด Back-gate Transconductance
เพิ่มเติม:
BODY TRANSCONDUCTANCE ($g_{mb}$)
$$ g_{mb} = \frac{\partial I_D}{\partial V_{BS}} = \frac{\gamma}{2\sqrt{2\phi_F -
V_{BS}}} g_m = \eta \cdot g_m $$
เมื่อ $\eta \approx 0.1\text{–}0.25$ สำหรับกระบวนการผลิต Bulk CMOS ทั่วไป
(ในเทคโนโลยี SOI หรือ FinFET ที่มี Dielectric Isolation ผลกระทบนี้จะลดลงอย่างมาก)
03 วงจรสะท้อนกระแส (Current Mirrors & Wide-Swing
Cascode)
วงจรสะท้อนกระแส (Current Mirror) ทำหน้าที่คัดลอกกระแสอ้างอิง ($I_{ref}$)
ไปยังส่วนต่างๆ ของวงจรด้วยอัตราส่วนพื้นที่หน้าตัด $(W/L)$:
SIMPLE MIRROR LIMITATION
ข้อจำกัดของ Simple Current Mirror
$$ I_{out} = I_{ref} \frac{(W/L)_2}{(W/L)_1} \left( \frac{1 + \lambda V_{DS2}}{1 +
\lambda V_{DS1}} \right) $$ หากแรงดัน $V_{DS2} \ne V_{DS1}$
ความต้านทานเอาต์พุตที่จำกัด ($R_{out} = r_{o2}$)
จะทำให้กระแสเอาต์พุตคลาดเคลื่อนจากค่าอุดมคติถึง 5%–15%
CASCODE BOOSTING
วงจร Cascode Current Mirror
$$ R_{out} \approx (g_{m2} r_{o2}) \cdot r_{o1} $$ การซ้อนทรานซิสเตอร์ Cascode
เข้าไปช่วยเพิ่ม Output Impedance ขึ้นเป็นสิบถึงร้อยเท่า ($> 1\ \text{M}\Omega$)
ช่วยให้กระแสคัดลอกมีความคงที่สูงยิ่งยวด
LOW-VOLTAGE WIDE-SWING CASCODE HEADROOM
$$ V_{min, standard} = 2 V_{ov} + V_{th} \quad \xrightarrow{\text{Wide-Swing
Biasing}} \quad V_{min, wide-swing} = 2 V_{ov} $$
ในยุคแรงดันไฟเลี้ยงต่ำ ($V_{DD} < 1.0\text{ V}$) วงจร
Wide-Swing Cascode จะสร้างวงจรไบแอสเกตพิเศษที่ป้อนแรงดัน $V_b =
V_{ov1} + V_{ov2} + V_{th2}$ ทำให้ทรานซิสเตอร์ตัวล่างทำงานที่ขอบ Saturation พอดี
($V_{DS1} = V_{ov1}$) ช่วยประหยัด Headroom แรงดันได้ถึงเท่ากับค่า $V_{th}$ (~300–400
mV)
04 วงจรขยายเชิงผลต่าง (Differential Pair: Large &
Small Signal)
Differential Pair (คู่ขยายผลต่าง) เป็นหัวใจของวงจรขยายเชิงปฏิบัติการ
(Op-Amp) และวงจรแปลงสัญญาณ ADC ประกอบด้วยทรานซิสเตอร์สองตัวที่มีขนาดเท่ากันทุกประการ
($M_1, M_2$) ขับเคลื่อนด้วยแหล่งจ่ายกระแสคงที่หาง (Tail Current Source $I_{SS}$):
LARGE-SIGNAL I-V TRANSFER CHARACTERISTICS
$$ I_{D1} - I_{D2} = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} V_{id} \sqrt{\frac{4
I_{SS}}{\mu_n C_{ox} W/L} - V_{id}^2} $$
เมื่อ $V_{id} = V_{in1} - V_{in2}$ คือแรงดันผลต่างอินพุต —
กระแสจะถูกดึงไปฝั่งใดฝั่งหนึ่งทั้งหมด ($I_{D1} = I_{SS}, I_{D2} = 0$)
เมื่อแรงดันอินพุตผลต่างเกินช่วงเชิงเส้น: $|V_{id}| \ge \sqrt{2} \cdot V_{ov}$
การวิเคราะห์สัญญาณขนาดเล็กเชิงผลต่าง (Differential Small-Signal Analysis)
โดยอาศัยทฤษฎีการแบ่งครึ่งวงจร (Half-Circuit Concept) โนดหาง (Tail Node)
จะทำหน้าที่เป็น AC Virtual Ground ทำให้คำนวณอัตราขยายผลต่างได้ดังนี้:
DIFFERENTIAL VOLTAGE GAIN ($A_{dm}$)
$$ A_{dm} = \frac{v_{out1} - v_{out2}}{v_{in1} - v_{in2}} = -g_{m1,2} \cdot (r_{on}
\parallel r_{op}) $$
เมื่อ $g_{m1,2} = \sqrt{\mu_n C_{ox} \frac{W}{L} I_{SS}}$ และโหลดเป็นแบบ Active
Current Mirror โครงสร้างนี้ให้ทั้งอัตราขยายสูงและแปลงสัญญาณ Differential เป็น
Single-Ended ได้ในสเตจเดียว
05 การตัดสัญญาณกวนร่วมและสัญญาณรบกวนจากไฟเลี้ยง (CMRR
& PSRR)
จุดเด่นที่สุดของโครงสร้าง Differential คือความสามารถในการแยกแยะระหว่างสัญญาณข้อมูลจริง
(Differential Mode) ออกจากสัญญาณรบกวนร่วมที่เกิดขึ้นพร้อมกันทั้งสองขา (Common-Mode
Noise):
COMMON-MODE REJECTION RATIO (CMRR)
$$ A_{cm} = \frac{\Delta v_{out,cm}}{\Delta v_{in,cm}} \approx -\frac{R_D}{2 R_{SS}
+ \frac{1}{g_m}} \approx -\frac{R_D}{2 R_{SS}} $$
$$ \text{CMRR} = \left| \frac{A_{dm}}{A_{cm}} \right| \approx 2 g_m R_{SS} \quad
\xrightarrow{\text{in dB}} \quad 20 \log_{10} \left| \frac{A_{dm}}{A_{cm}} \right|
$$
เมื่อ $R_{SS}$ คือความต้านทานขาออกของแหล่งจ่ายกระแส Tail — เพื่อให้ได้ค่า CMRR
สูงเกิน $90\text{ dB}$ แหล่งจ่ายกระแส Tail จึงต้องใช้โครงสร้าง Cascode เพื่อเพิ่มค่า
$R_{SS}$ ให้สูงที่สุด
Power Supply Rejection Ratio (PSRR)
PSRR วัดความสามารถของวงจรในการป้องกันไม่ให้สัญญาณกระเพื่อม (Ripple)
หรือสัญญาณรบกวนบนรางไฟเลี้ยง ($V_{DD}$) รั่วไหลเข้าไปรบกวนสัญญาณเอาต์พุต:
POWER SUPPLY REJECTION RATIO (PSRR)
$$ \text{PSRR}^+ = \frac{A_{dm}}{\left| \frac{v_{out}}{v_{dd}} \right|} $$
ในย่านความถี่สูง ค่า PSRR จะเสื่อมถอยลงอย่างรวดเร็วเนื่องจากความจุปรสิต $C_{gd}$
ของทรานซิสเตอร์โหลด pMOS
จะทำหน้าที่เป็นทางลัดให้สัญญาณรบกวนความถี่สูงวิ่งตรงสู่เอาต์พุต
06 การตอบสนองความถี่และปรากฏการณ์มิลเลอร์ (Frequency
Response & Miller Effect)
ในวงจรขยาย Common-Source หรือ Differential Pair ความจุระหว่างขั้ว Gate และ Drain
($C_{gd}$) จะเชื่อมโยงระหว่างอินพุตและเอาต์พุตที่มีอัตราขยายกลับเฟส (Inverting Gain
$-A_v$):
MILLER EFFECT ON INPUT CAPACITANCE
$$ C_{in, Miller} = C_{gs} + C_{gd} \cdot (1 - A_v) = C_{gs} + C_{gd} \cdot (1 +
|A_v|) $$
ความจุ $C_{gd}$ จะถูกขยายขนาดเสมือนขึ้นถึง $(1 + |A_v|)$ เท่า
ก่อให้เกิดโพลความถี่ต่ำที่อินพุต ($\omega_{in} \approx \frac{1}{R_{sig} C_{in,
Miller}}$) ซึ่งจำกัดแบนด์วิดท์ของวงจรขยายอย่างรุนแรง
🎯
การขจัดปรากฏการณ์มิลเลอร์ด้วยโครงสร้าง Cascode
ในวงจร
Cascode Amplifier (Common-Source ต่อกับ Common-Gate) ทรานซิสเตอร์
Common-Gate ตัวบนจะตรึงแรงดันเดรนของทรานซิสเตอร์ตัวล่างไว้ให้มีอัตราขยายต่ำมาก
($A_{v1} \approx -g_{m1} \cdot \frac{1}{g_{m2}} \approx -1$)
ทำให้ความจุมิลเลอร์ที่อินพุตเหลือเพียง $2 C_{gd}$
ส่งผลให้แบนด์วิดท์ความถี่สูงขยายกว้างขึ้นหลายเท่าตัว
07 สัญญาณรบกวนในวงจรแอนะล็อก (Thermal Noise & Flicker
Noise)
สัญญาณรบกวนทางฟิสิกส์เป็นตัวกำหนดขอบเขตสัญญาณที่เล็กที่สุด (Minimum Resolvable Signal)
ที่วงจรสามารถประมวลผลได้:
THERMAL NOISE (WHITE NOISE)
สัญญาณรบกวนจากการสั่นของความร้อน
$$ \overline{i_{n,th}^2} = 4 k T \gamma g_m \Delta f $$
เกิดจากการเคลื่อนที่แบบบราวเนียนของประจุในช่องแชนเนล โดย $\gamma \approx 2/3$
สำหรับทรานซิสเตอร์ Long-Channel และพุ่งขึ้นเป็น $1.5\text{–}2.5$ ในโหนด Sub-micron
เนื่องจากผลกระทบของสนามไฟฟ้าเข้มข้น
FLICKER NOISE (1/f NOISE)
สัญญาณรบกวนจากกับดักที่ผิวออกไซด์
$$ \overline{v_{n,1/f}^2} = \frac{K_F}{C_{ox} W L f} \Delta f $$
เกิดจากประจุไฟฟ้าถูกดักจับและปล่อยโดยกับดักระดับอะตอม (Traps) ที่รอยต่อระหว่าง
Silicon และ Gate Dielectric มีความเข้มข้นสูงในย่านความถี่ต่ำ โดย pMOS มักมีค่า
Flicker Noise ต่ำกว่า nMOS
INPUT-REFERRED NOISE OF DIFFERENTIAL PAIR
$$ \overline{v_{n,in}^2} = 8 k T \left( \frac{\gamma_n}{g_{m1,2}} + \frac{\gamma_p
g_{m3,4}}{g_{m1,2}^2} \right) \Delta f $$
กฎทองคำในการออกแบบวงจรสัญญาณรบกวนต่ำ (Low-Noise Design):
ต้องออกแบบให้คู่ทรานซิสเตอร์อินพุตมีค่า $g_{m1,2}$ สูงที่สุดเท่าที่จะทำได้
และทำให้ทรานซิสเตอร์โหลดมีค่า $g_{m3,4}$ ต่ำที่สุด
08 เทคนิคการจัดวางเลย์เอาต์เพื่อความเข้าคู่สมบูรณ์
(Common-Centroid Matching)
ในความเป็นจริงของกระบวนการผลิตเวเฟอร์ พารามิเตอร์ทางกายภาพ (เช่น ความหนาออกไซด์
$t_{ox}$, ความเข้มข้นสารเจือ, และความเค้นเชิงกล)
จะมีการเปลี่ยนแปลงแบบค่อยเป็นค่อยไปข้ามผิวหน้าเวเฟอร์ (Linear Gradients)
หากวางทรานซิสเตอร์ $M_1$ และ $M_2$ แยกข้างกันแบบธรรมดา จะเกิด
Offset Voltage ($V_{os}$) สูงถึง $10\text{–}30\text{ mV}$
| เทคนิคเลย์เอาต์แอนะล็อก |
โครงสร้างทางกายภาพ |
ประโยชน์ทางวิศวกรรม |
| Common-Centroid (สมมาตรร่วมศูนย์กลาง) |
แบ่งทรานซิสเตอร์ออกเป็นส่วนย่อยขนานกัน (Fingers) และจัดเรียงแบบไขว้สลับตำแหน่ง
เช่น เมทริกซ์ 2x2: $\begin{bmatrix} M_1 & M_2 \\ M_2 & M_1
\end{bmatrix}$ หรือแถวเดียว $\text{ABBA}$
|
จุดกึ่งกลางทางเรขาคณิต (Centroid) ของทั้งสองตัวจะอยู่ที่พิกัดเดียวกันพอดี
ช่วยหักล้างความชันเชิงเส้น (Linear Gradients) ในทุกแนวแกนได้อย่างสมบูรณ์แบบ
|
| Dummy Transistors |
วางทรานซิสเตอร์จำลองที่ขนาบหัว-ท้ายของแถวอาร์เรย์และต่อขั้วลงกราวด์ |
ป้องกันผลกระทบจากการกัดผิวที่ไม่สม่ำเสมอที่ขอบ (Etch-Loading Effects)
และความเค้นจาก Shallow Trench Isolation (STI Stress Effect)
|
| Guard Rings (Substrate Isolation) |
ล้อมรอบวงจรแอนะล็อกด้วยแถบ $P^+$ และ $N^+$ Well Taps ที่ต่อตรงกับไฟเลี้ยงสะอาด
|
ดูดซับกระแสไหลหลงในซับสเตรต (Substrate Noise)
ที่เกิดจากการสลับสถานะของวงจรดิจิทัลข้างเคียง
|
ในการออกแบบวงจร Differential Amplifier เพื่อลดค่า Input-Referred Noise ให้ต่ำที่สุด
วิศวกรควรปรับขนาด Transconductance ($g_m$)
ของทรานซิสเตอร์อินพุตและทรานซิสเตอร์โหลดอย่างไร?