ANALOG CMOS IC DESIGN — AMPLIFIERS

Operational Amplifier & OTA Design
Telescopic, Folded-Cascode, Miller Compensation & Phase Margin

Two-Stage Miller OTA Folded-Cascode Architecture Pole Splitting & RHP Zero Common-Mode Feedback (CMFB)

Operational Transconductance Amplifier (OTA) และ Op-Amp คือบล็อกพื้นฐานที่สำคัญที่สุดของวงจรรวมแอนะล็อก ทำหน้าที่ประมวลผลสัญญาณในวงจรแปลงแอนะล็อกเป็นดิจิทัล (ADC/DAC), วงจรกรองความถี่แอนะล็อก (Active Filters), และวงจรควบคุมแรงดัน LDO โดยต้องรักษาความสมดุลระหว่างอัตราขยาย DC Gain, แบนด์วิดท์ความเร็วสูง (GBW), และเสถียรภาพเฟส (Phase Margin)

📍 CAREER ROADMAP CONTEXT

STAGE 06 — ANALOG & MIXED-SIGNAL IC: Precision Amplifiers & Data Converters
เลือกทอพอโลยี OTA, คำนวณจุดไบแอส $g_m/I_D$, ออกแบบวงจรชดเชย Miller Compensation, วางเลย์เอาต์ Common-Centroid Matching และรันจำลอง AC/Transient/Noise ด้วย Cadence Spectre
Industry Tools: Cadence Virtuoso Schematic Editor, Spectre RF, Synopsys Custom Compiler, Mentor Eldo
Related: Bandgap Reference & LDO · Analog IC Fundamentals · Noise & RF Analog · SPICE Circuit Lab
Role: Analog IC Designer / Mixed-Signal Engineer / High-Speed SerDes Designer

01 ความแตกต่างระหว่าง Op-Amp และ OTA (Operational Transconductance Amplifier)

ในวงจรรวมระดับชิป (On-Chip Analog IC) โหลดส่วนใหญ่จะเป็นคาปาซิเตอร์ของเกตทรานซิสเตอร์ตัวถัดไป ($C_L$) จึงนิยมใช้ OTA ซึ่งมีเอาต์พุตอิมพีแดนซ์สูง ($R_{\text{out}} \gg 1\text{ M}\Omega$) ทำหน้าที่แปลงผลต่างแรงดันอินพุตเป็นกระแส ($I_{\text{out}} = g_m \cdot V_{\text{in}}$) ในขณะที่ Voltage Op-Amp แบบดั้งเดิมจะมีสเตจบัฟเฟอร์เอาต์พุตความต้านทานต่ำ ($R_{\text{out}} \to 0$) เพื่อขับโหลดตัวต้านทานภายนอกชิป

02 ตารางเปรียบเทียบสถาปัตยกรรมหลัก: Telescopic vs Folded-Cascode vs Two-Stage

สถาปัตยกรรม (Topology)	อัตราขยาย DC Gain	ช่วงสวิงเอาต์พุต (Output Swing)	ความเร็ว & พลังงาน (Speed/Power)
Telescopic Cascode	สูง ($\sim g_m^2 r_o^2$)	แคบมาก ($V_{DD} - 5V_{ov}$) ไม่เหมาะกับแรงดันต่ำ	ความเร็วสูงสุด กินพลังงานต่ำสุด
Folded-Cascode	สูง ($\sim g_m^2 r_o^2$)	ปานกลาง ($V_{DD} - 4V_{ov}$) Input CM กว้าง	ความเร็วสูง กินพลังงานมากกว่า Telescopic
Two-Stage Miller OTA	สูงมาก ($\sim g_{m1} r_{o1} \cdot g_{m2} r_{o2}$)	กว้างที่สุด (Rail-to-Rail $V_{DD} - 2V_{ov}$)	ความเร็วปานกลาง ต้องชดเชยเสถียรภาพด้วย $C_c$

03 Two-Stage Miller OTA & ปรากฏการณ์ Pole Splitting

โครงสร้าง Two-Stage ประกอบด้วย Differential Input Pair (Stage 1) ต่อเข้ากับ Common-Source Output Stage (Stage 2) เนื่องจากมี 2 สเตจ จึงมีโพลความถี่ต่ำ 2 จุด ทำให้ระบบไม่เสถียรเมื่อต่อป้อนกลับแบบลบ (Negative Feedback)

MILLER COMPENSATION POLE SPLITTING FORMULAS

p_1 \approx \frac{1}{2\pi \cdot g_{m2} R_1 R_2 C_c} \quad (\text{Dominant Pole shifted to very low freq})

p_2 \approx \frac{g_{m2}}{2\pi \cdot C_L} \quad (\text{Non-dominant Pole pushed to high freq})

เมื่อต่อตัวเก็บประจุ $C_c$ (Miller Capacitor) ข้ามสเตจที่สอง ผลของ Miller Effect จะขยายค่าความจุไฟฟ้าเสมือนเป็น $(1 + A_{v2})C_c$ ดันโพลแรก $p_1$ ลงมาที่ความถี่ต่ำมาก และผลักโพลที่สอง $p_2$ ให้ขยับออกไปที่ความถี่สูงมาก ทำให้ได้การลดระดับความชันแบบ $-20\text{ dB/decade}$ ที่สม่ำเสมอ รับประกัน Phase Margin $> 60^\circ$

04 ปัญหา Right-Half-Plane (RHP) Zero & Nulling Resistor

ตัวเก็บประจุ Miller $C_c$ สร้างเส้นทางลัด (Feedforward Path) ให้กระแสวิ่งข้ามจากอินพุตสู่เอาต์พุตโดยตรง ก่อให้เกิด Right-Half-Plane Zero:

RHP ZERO LOCATION & NULLING RESISTOR ELIMINATION

z_{\text{RHP}} = +\frac{g_{m2}}{2\pi C_c} \quad \implies \quad \text{สร้าง Phase Lag } -90^\circ \text{ ทำลายเสถียรภาพลูป}

R_z = \frac{1}{g_{m2}} \quad \implies \quad z = \infty \quad (\text{ขจัด Zero ทิ้ง 100\%})

การต่อตัวต้านทาน Nulling Resistor ($R_z$) อนุกรมกับ $C_c$ ช่วยตัด Feedforward Current หรือสามารถเลือก $R_z > 1/g_{m2}$ เพื่อย้ายซีโรให้กลายเป็น Left-Half-Plane (LHP Zero) มาช่วยเพิ่ม Phase Margin ได้อีกด้วย

05 Common-Mode Feedback (CMFB) ใน Fully Differential OTA

ในวงจร Differential สมบูรณ์แบบ สัญญาณรบกวนร่วม (Common-Mode Noise) จะไม่ถูกกดทับด้วยลูปหลัก วิศวกรจึงต้องออกแบบวงจร CMFB เพื่อตรวจจับแรงดันเฉลี่ย $V_{\text{out, CM}} = \frac{V_{\text{out}+} + V_{\text{out}-}}{2}$ แล้วปรับกระแสไบแอส Tail Current เพื่อล็อคระดับแรงดันไฟตรงให้อยู่กึ่งกลางสวิง ($V_{DD}/2$) เสมอ

06 สมการคำนวณตัวชี้วัดสำคัญ (Key Design Equations)

Gain-Bandwidth Product (GBW): $GBW = \frac{g_{m1}}{2\pi C_c}$ (ขึ้นกับค่า $g_m$ ของ Input Pair เท่านั้น)
Slew Rate (SR): $SR = \frac{I_{SS}}{C_c}$ (ความเร็วสูงสุดในการชาร์จประจุข้าม $C_c$ เมื่อมีสัญญาณกระโดดขนาดใหญ่)
Common-Mode Rejection Ratio (CMRR): $CMRR = \left|\frac{A_{\text{diff}}}{A_{\text{cm}}}\right| \approx 2 g_{m1} R_{\text{tail}}$
Thermal Noise Density: $\bar{v}_{n, \text{in}}^2 = 4 k_B T \cdot \frac{2}{3} \left( \frac{1}{g_{m1}} + \frac{g_{m3}}{g_{m1}^2} \right) \Delta f$

07 เทคนิค Gain-Boosting สำหรับ High-Speed Pipelined ADC

ในงานที่ต้องการความเร็วสัญญาณนาฬิกาสูงระดับร้อยเมกะเฮิรตซ์ สเตจเดียวแบบ Folded-Cascode อาจมี DC Gain ไม่พอ ($< 60\text{ dB}$) เทคนิค Gain-Boosting (Regulated Cascode) โดยการใส่แอมป์ตัวเล็ก (Auxiliary Boost Amp) ไปควบคุมเกตของ Cascode Transistor ช่วยเพิ่มความต้านทานเอาต์พุตขึ้นอีกเท่าตัว ทำให้ได้ DC Gain สูงเกิน $90-100\text{ dB}$ โดยไม่เสียแบนด์วิดท์ความเร็วสูง

08 ปฏิบัติการจำลองบน SPICE Circuit Lab

คุณสามารถออกแบบวงจร Two-Stage OTA, จำลองกราฟ Bode Plot หาค่า Unity-Gain Frequency ($f_u$) และ Phase Margin ($\Phi_m$) ได้ในห้องแล็บจำลองของ SemiMatrix:

Analog SPICE & Circuit Simulator

จำลองวงจร Two-Stage Miller OTA, ทดลองปรับค่าตัวเก็บประจุ $C_c$ และตัวต้านทาน $R_z$, ดูรูปคลื่น Step Slew Rate ในเบราว์เซอร์

เปิดห้องแล็บ SPICE →