ANALOG & POWER MANAGEMENT IC DESIGN

Bandgap Reference & LDOs
PTAT/CTAT Thermal Physics, Low-Dropout Stability & PSRR

Brokaw / Kuijk Bandgap Cell Sub-1V Banba Topology LDO Pole-Zero Compensation High-Frequency PSRR (>60dB)

ในชิปเซมิคอนดักเตอร์ทุกตัว ตั้งแต่ตัวประมวลผลสมาร์ตโฟนไปจนถึงวงจรแปลงสัญญาณ ADC ความแม่นยำสูง Bandgap Voltage Reference (BGR) ทำหน้าที่เป็นมาตรวัดแรงดันอ้างอิงที่ไม่แปรผันตามอุณหภูมิและความดันไฟ และ Low-Dropout (LDO) Regulators ทำหน้าที่กรองสัญญาณรบกวนและจ่ายแรงดันไฟเลี้ยงที่เงียบสนิทให้แก่วงจรแอนะล็อกและ RF

📍 CAREER ROADMAP CONTEXT

STAGE 06 — ANALOG & MIXED-SIGNAL IC: Precision Power Management & References
ออกแบบวงจร Bandgap Reference ชดเชยอุณหภูมิแบบ 1st/2nd Order Curvature Correction, วิเคราะห์ LDO Small-Signal AC Stability (Bode Plot / Phase Margin > 60°), เพิ่มค่า PSRR และจำลองมอนติคาร์โล (Monte Carlo) ด้วย Cadence Spectre / Synopsys HSPICE
Industry Tools: Cadence Virtuoso / Spectre, Synopsys Custom Compiler / PrimeSim, Siemens Eldo
Related: Op-Amp & OTA Design · Analog IC Fundamentals · Noise & RF Analog · SPICE Circuit Lab
Role: Analog IC Design Engineer / PMIC Architect / Mixed-Signal Lead

01 ทำไมแรงดันอ้างอิงที่เสถียรจึงเป็นรากฐานของวงจรรวม?

ในวงจรรวม แรงดันไฟเลี้ยง ($V_{DD}$) มักมีความผันผวนจากโหลดและการกระชากของกระแส ($I \cdot R$ drop และ $L \cdot di/dt$) ในขณะที่อุณหภูมิของชิปอาจเปลี่ยนแปลงได้ตั้งแต่ $-40^\circ\text{C}$ ถึง $+125^\circ\text{C}$ หากวงจร ADC หรือ PLL ไม่มีแรงดันอ้างอิงที่นิ่งสนิท ผลการแปลงสัญญาณดิจิทัลจะผิดเพี้ยนและเกิด Clock Jitter ทันที

02 ฟิสิกส์ Bandgap: การหักล้าง PTAT และ CTAT

หลักการสร้างแรงดันที่ไม่ขึ้นกับอุณหภูมิเกิดจากการรวมแรงดัน 2 ชนิดที่มีสัมประสิทธิ์อุณหภูมิตรงข้ามกัน:

BANDGAP ZERO-TEMPERATURE-COEFFICIENT EQUATION

V_{\text{ref}} = V_{BE} + K \cdot \Delta V_{BE} = V_{BE} + K \cdot \left( \frac{k_B T}{q} \ln N \right) \approx 1.25\text{ V}

เมื่อ $V_{BE}$ คือแรงดันตกคร่อมรอยต่อ Base-Emitter ของทรานซิสเตอร์ BJT ซึ่งมีคุณสมบัติ CTAT (ลดลงตามอุณหภูมิ $\approx -1.8\text{ mV/}^\circ\text{C}$) และ $\Delta V_{BE}$ คือผลต่างแรงดันของ BJT สองตัวที่มีสัดส่วนพื้นที่ $1:N$ ซึ่งมีคุณสมบัติ PTAT (เพิ่มขึ้นเป็นสัดส่วนตรงกับอุณหภูมิสัมบูรณ์ $T$) เมื่อเลือกค่าอัตราส่วนตัวต้านทาน $K \approx 17-23$ สัมประสิทธิ์อุณหภูมิจะหักล้างกันเป็นศูนย์ ($TC \approx 0\text{ ppm/}^\circ\text{C}$) ได้แรงดันคงที่ $\approx 1.25\text{V}$ (ซึ่งเท่ากับพลังงาน Bandgap ของ Silicon ที่ $0\text{ K}$)

03 Sub-1V Bandgap: โครงสร้าง Banba Current-Mode

ในเทคโนโลยี FinFET / GAAFET ยุคใหม่ แรงดันไฟเลี้ยงชิป ($V_{DD}$) ลดลงเหลือเพียง $0.75\text{V} - 0.9\text{V}$ ทำให้ไม่สามารถสร้างแรงดันเอาต์พุต $1.25\text{V}$ แบบดั้งเดิมได้ Banba Topology จึงใช้การแปลงแรงดัน $V_{BE}$ และ $\Delta V_{BE}$ ให้กลายเป็นกระแสไฟฟ้า $I_{\text{CTAT}}$ และ $I_{\text{PTAT}}$ แล้วนำกระแสมารวมกันผ่านตัวต้านทาน $R_4$ ทำให้สามารถสร้างแรงดันอ้างอิงต่ำกว่า 1 โวลต์ (เช่น $V_{\text{ref}} \approx 0.5\text{V} - 0.6\text{V}$) ได้อย่างสมบูรณ์แบบ

04 สถาปัตยกรรม Low-Dropout (LDO) Linear Regulator

โครงสร้างบล็อกของ LDO ประกอบด้วย 4 ส่วนสำคัญ:

Error Amplifier (EA): ออปแอมป์อัตราขยายสูงที่เปรียบเทียบแรงดันป้อนกลับ $V_{FB}$ กับ $V_{\text{ref}}$
Pass Element (PMOS หรือ NMOS): ทรานซิสเตอร์สวิตช์ขนาดใหญ่ที่ทำหน้าที่ปรับความต้านทานนำกระแสเพื่อรักษาแรงดันเอาต์พุตให้คงที่
Feedback Resistor Network ($R_1, R_2$): แบ่งแรงดัน $V_{\text{out}} = V_{\text{ref}} \left(1 + \frac{R_1}{R_2}\right)$
Output Decoupling Capacitor ($C_{\text{out}}$): กักเก็บประจุเพื่อรองรับโหลดกระชากเฉียบพลัน

05 เสถียรภาพลูป: โพล-ซีโร & ESR Zero Compensation

ความท้าทายสูงสุดในการออกแบบ LDO คือการรักษา Phase Margin $> 60^\circ$ ภายใต้กระแสโหลดที่เปลี่ยนไปตั้งแต่ $0\text{ mA}$ ถึง $500\text{ mA}$:

LDO OPEN-LOOP TRANSFER FUNCTION & POLE-ZERO LOCATIONS

p_{\text{out}} = \frac{1}{2\pi (R_{\text{load}} \parallel R_{\text{ds, pass}}) C_{\text{out}}}, \quad p_{\text{gate}} = \frac{1}{2\pi R_{\text{out, EA}} C_{\text{gate, pass}}}

z_{\text{esr}} = \frac{1}{2\pi R_{\text{esr}} C_{\text{out}}}

เนื่องจากโพล $p_{\text{out}}$ จะเลื่อนตำแหน่งตามค่ากระแสโหลด $R_{\text{load}}$ อย่างต่อเนื่อง การใช้ ESR Zero ($z_{\text{esr}}$) จากความต้านทานอนุกรมของตัวเก็บประจุ หรือวงจร Miller Pole Splitting ช่วยดัน Phase Margin กลับขึ้นมาป้องกันไม่ให้ LDO เกิดการออสซิลเลตร้องเพลง

06 Power Supply Rejection Ratio (PSRR) & Load Transient

ตัวชี้วัดความบริสุทธิ์ของแรงดันไฟ:

Low-Frequency PSRR ($< 10\text{ kHz}$): ถูกกำหนดโดยอัตราขยาย Open-Loop Gain ($A_v$) ของ Error Amplifier สามารถทำได้สูงถึง $-70\text{ dB}$ ถึง $-90\text{ dB}$
High-Frequency PSRR ($> 1\text{ MHz}$): ถูกจำกัดโดยคาปาซิแตนซ์ปรสิต $C_{gd}$ ของ PMOS Pass Tr ที่รั่วสัญญาณรบกวนข้ามมา ต้องใช้เทคนิค Cascode Pass Transistor หรือวงจรชดเชย Ripple Cancellation
Load Transient Recovery: เมื่อโหลดกระตุกจาก $0 \to 100\text{ mA}$ ใน $10\text{ ns}$ แรงดันเอาต์พุตตกคร่อม $\Delta V_{\text{out}} \approx \frac{\Delta I \cdot \Delta t}{C_{\text{out}}}$ วงจร Fast Transient Slew-Enhancement จะช่วยดึงแรงดันกลับสู่ระดับปกติภายในไมโครวินาที

07 การประยุกต์ใช้ใน On-Chip PMIC & Mixed-Signal SoC

ในชิป SoC ยุคปัจจุบัน มีการฝัง LDO ขนาดจิ๋วแบบ Capless LDO (ไม่ต้องต่อตัวเก็บประจุภายนอก) นับสิบตัวแยกตามโดเมนพลังงาน: วงจร PLL LDO, วงจร SRAM Array Retention LDO, และวงจร RF Transceiver LDO เพื่อป้องกันไม่ให้สัญญาณรบกวนจากคอร์ประมวลผลดิจิทัลรั่วข้ามไปกวนส่วนรับสัญญาณแอนะล็อก

08 ปฏิบัติการจำลองบน SPICE Circuit Lab

คุณสามารถทดสอบการทำงานของวงจร Bandgap Reference และ LDO, วิเคราะห์กราฟ Bode Plot Phase Margin และดูการตอบสนอง Transient Response ได้ในแล็บจำลองของเรา:

Analog SPICE & Circuit Simulator

จำลองวงจร Bandgap Reference, กวาดอุณหภูมิ DC Temperature Sweep ($-40^\circ\text{C}$ ถึง $+125^\circ\text{C}$) และดูรูปคลื่น LDO Dropout ในเบราว์เซอร์

เปิดห้องแล็บ SPICE →