Test &
Package
Wafer Probe, Dicing, Packaging — ขั้นตอนสุดท้ายก่อนส่ง Chip ถึงมือลูกค้า และ Advanced Packaging ที่กำลังเปลี่ยนอุตสาหกรรม
01 ATP Overview
หลังจาก wafer ผ่าน fabrication ทั้งหมดแล้ว ต้องผ่านการทดสอบและบรรจุหีบห่อก่อนส่งลูกค้า เรียกรวมว่า Assembly, Test, and Packaging (ATP) หรือ OSAT
Damascene process (single/dual damascene), Cu electroplating, barrier metals (TaN/Ta/TiN), low-k dielectrics (SiOC, SiCOH), air gaps; BEOL stack optimization, electromigration reliability
Equipment: Novellus CVD, KLA-Tencor ETCH-metric, Hitachi SEM
Path: Process / Fab Engineer, Test Engineer (ATE / DFT), Power Semiconductor Engineer
02 Wafer Probe Test
ก่อน dicing ต้อง test ทุก die บน wafer เพื่อ mark die ที่ fail ไม่ต้อง package สิ้นเปลือง
03 Wafer Dicing & Thinning
เวเฟอร์ที่ผ่านการทดสอบแล้วจะถูกนำไปเจียรแผ่นหลังให้บางลงและตัดแยกเป็นชิปเดี่ยวๆ (individual die) ตามแนวช่องว่างที่เรียกว่า Scribe Line:
กระบวนการเจียรบางเวเฟอร์ (Wafer Backside Grinding)
เวเฟอร์เริ่มต้นมักมีความหนาประมาณ 775 µm ซึ่งหนาเกินไปสำหรับการบรรจุลงในแพ็คเกจหลายเลเยอร์ (Stacking) จึงต้องมีการเจียรด้านหลังเวเฟอร์ให้บางลงเหลือเพียง 50–100 µm ก่อนทำการ dicing โดยมีเทคโนโลยีเด่นอย่าง Taiko Wafer Grinding ซึ่งจะเจียรเฉพาะพื้นที่ด้านหลังและเหลือขอบหนาคล้ายวงแหวนไว้รอบๆ ช่วยลดปัญหาเวเฟอร์แอ่นตัวหรือแตกหักระหว่างการเคลื่อยย้าย และในกระบวนการป้อนเคมีเปียกจะมีระบบ Backside Rinse (BSR) ร่วมกับ Edge Bead Removal (EBR) เพื่อขจัดเศษฝุ่นซิลิคอนและสารเคมีตกค้างไม่ให้ไหลย้อนไปปนเปื้อนผิวหน้าชิป
| เทคนิค | Kerf Width | ข้อดี | ใช้กับ |
|---|---|---|---|
| Diamond Blade Saw | ~50–80 μm | ราคาถูก, เทคโนโลยีเสถียร | Standard chip ทั่วไป |
| Laser Ablation Dicing | ~10–20 μm | kerf เล็ก, ตัดความเร็วสูง | Thin wafer, LED |
| Stealth Dicing (เลเซอร์ใต้ผิว) | ~5–10 μm | ไม่มี debris, ไม่มีรอยแตกบิ่น, อัตราสูญเสียพื้นที่ต่ำสุด | Memory stacks, อุปกรณ์ MEMS บอบบาง |
| Plasma Dicing (กัดเปียก/แห้ง) | <5 μm | kerf เล็กมาก, ตัดพร้อมกันหมด, ขอบตัดเรียบสนิท | ชิป Advanced Packaging, RFID |
04 IC Packaging
Package ปกป้อง die จากสภาพแวดล้อม และเชื่อมต่อ die กับ PCB
| Package | Connection | ข้อดี | ตัวอย่าง |
|---|---|---|---|
| Wire Bond (QFP/BGA) | Gold/Cu wire | ราคาถูก, mature | MCU, memory |
| Flip Chip BGA | Solder bump | Performance สูง, I/O เยอะ | CPU, GPU, AP |
| Wafer Level CSP | Redistribution + bump | เล็กที่สุด | RF, PMIC, sensors |
| SiP (System-in-Package) | Mixed | Integration สูง | Apple Watch |
05 Final Test
หลัง package แล้วต้อง final test อีกครั้งที่ operating condition จริง
06 Advanced Packaging — อนาคตของอุตสาหกรรม
เมื่อการย่อขนาดทรานซิสเตอร์ตามกฎของมัวร์ (Moore's Law) ชะลอตัวลงเนื่องจากข้อจำกัดทางฟิสิกส์ การแพ็คเกจจิ้งขั้นสูง (Advanced Packaging) และสถาปัตยกรรมแบบแยกชิ้นส่วนชิปย่อย (Chiplet Architecture) จึงกลายเป็นกุญแจสำคัญในการเพิ่มประสิทธิภาพของหน่วยประมวลผลยุค AI
| เทคนิคหลัก | ผู้บุกเบิกหลัก | คำอธิบายทางเทคนิคเชิงลึก |
|---|---|---|
| 2.5D Silicon Interposer | TSMC (CoWoS) | การนำ Chiplets หลายตัวมาวางเรียงกันบนแผ่นซิลิคอนคั่นกลาง (Interposer) ที่มีลายวงจรเชื่อมต่อความหนาแน่นสูง ช่วยลดความล่าช้าในการส่งสัญญาณของชิปเร่งความเร็ว AI (เช่น NVIDIA Blackwell, AMD Instinct) |
| 3D Die Stacking | Intel (Foveros), TSMC (SoIC) | การวางชิปซ้อนทับกัน in แนวตั้งโดยตรง เพื่อเพิ่มพื้นที่การทำงานและประสิทธิภาพสูงสุดในปริมาตรที่เล็กที่สุด |
| High Bandwidth Memory (HBM) | SK Hynix, Samsung, Micron | การวางชิปหน่วยความจำ DRAM ซ้อนกันขึ้นไปในแนวตั้ง 8-16 ชั้น เชื่อมต่อด้วยรูผ่านแผ่นซิลิคอน (Through-Silicon Vias - TSVs) เพื่อให้ได้แบนด์วิดท์ส่งข้อมูลระดับ TB/s |
| Fan-Out Wafer-Level Packaging | TSMC (InFO), ASE (FOCoS) | การต่อสายสัญญาณกระจายตัวออกไปนอกพื้นที่ของตัวชิปซิลิคอนโดยตรง ทำให้แพ็คเกจบางเฉียบและมีประสิทธิภาพการระบายความร้อนที่ยอดเยี่ยม |
เทคโนโลยีการเชื่อมต่อยุคใหม่ (Next-Gen Interconnections)
- Hybrid Bonding (Bumpless W2W/D2W): การเชื่อมประสานโดยตรงระหว่างผิวหน้าสัมผัสของทองแดง (Cu-Cu) และชั้นไดอิเล็กทริก ($SiO_2$) ในระดับความเที่ยงตรงสูงมากระดับนาโนเมตรโดยไม่ต้องใช้เม็ดตะกั่วบัดกรี (Bumpless) เทคโนโลยีนี้ช่วยย่นระยะ Pitch ของจุดสัมผัสให้เหลือต่ำกว่า 1 µm (เทียบกับ Flip-chip แบบเดิมที่หนา 50–100 µm) ส่งผลให้การเชื่อมต่อระหว่างชิปมีความหนาแน่นและแบนด์วิดท์สูงขึ้นเป็น 100 เท่า และลดปรสิตความจุไฟฟ้าลงอย่างมีนัยสำคัญ
- Copper Pillar Bumping: การขยายขีดความสามารถการต่อสัญญาน I/O ของชิปโดยการสร้างเสาทองแดงขนาดเล็กพิเศษ (Micro-pillars) บนหน้าแผ่นเวเฟอร์ และเคลือบปลายด้วยตะกั่วบัดกรี ช่วยทดแทนเม็ดตะกั่วทรงกลมแบบเก่า ทำให้ขยับระยะห่าง (Pitch) ระหว่างขั้วเชื่อมต่อให้แคบเข้าใกล้กันได้มากถึง 20–40 µm
- Co-Packaged Optics (CPO): การย้ายตัวรับส่งสัญญาณแสง (Optical Transceivers) ที่ทำจาก Silicon Photonics เข้ามาอยู่บนฐานเชื่อมต่อ (substrate) เดียวกันกับชิปประมวลผลขนาดใหญ่ (เช่น สวิตช์เครือข่ายความเร็วสูง หรือ ASIC ในดาต้าเซ็นเตอร์) แทนการต่อสายทองแดงยาวๆ ซึ่งช่วยประหยัดพลังงานลงได้ถึง 30% และขจัดปัญหาคอขวดด้านความเร็วในการส่งผ่านข้อมูลของเซิร์ฟเวอร์ AI