Low-k Dielectrics & Air Gaps:
Low-k Dielectrics & Air Gaps
01 บทนำ: Lowk คืออะไร
ในขั้นตอน Back-End-Of-Line (BEOL) ของการผลิตเซมิคอนดักเตอร์ การนำวัสดุ Low-k dielectric มาใช้เป็นฉนวนระหว่างชั้นโลหะ (Inter-metal Dielectric: IMD) ถือเป็นปัจจัยชี้ขาดความเร็วในการทำงานของชิป เนื่องจากสัญญาณนาฬิกาในวงจรขนาดเล็กถูกจำกัดด้วยผลกระทบของ RC Delay
ค่าคงที่ไดอิเล็กตริก (k) ที่ต่ำลงช่วยลดความจุไฟฟ้า (Capacitance) ของ Interconnect ซึ่งช่วยลดการใช้พลังงานและลดสัญญาณรบกวน (Crosstalk) ระหว่างสายสัญญาณทองแดง นี่คือจุดเปลี่ยนสำคัญที่ช่วยให้เทคโนโลยีการผลิตสามารถย่อส่วนลงไปได้ถึงระดับ 5nm หรือต่ำกว่า
Damascene process (single/dual damascene), Cu electroplating, barrier metals (TaN/Ta/TiN), low-k dielectrics (SiOC, SiCOH), air gaps; BEOL stack optimization, electromigration reliability
Equipment: Novellus CVD, KLA-Tencor ETCH-metric, Hitachi SEM
Path: Process / Fab Engineer
02 หลักการพื้นฐาน
ฟิสิกส์พื้นฐานของ Low-k dielectric คือการพยายามลดค่า dielectric constant ให้ต่ำกว่า Silicon Dioxide ($SiO_2$, k ≈ 3.9) โดยทั่วไปเราใช้หลักการ porosity injection หรือการนำกลุ่มโมเลกุลที่มีขั้วน้อย (Non-polar groups) เข้าไปในโครงสร้าง เช่น SiCOH (Silicon Carbon-doped Oxide)
ความสัมพันธ์ของ RC Delay สามารถอธิบายได้ด้วยสมการ $ \tau = R \cdot C = \left( \frac{\rho L}{A} \right) \cdot \left( \frac{\kappa \epsilon_0 A}{d} \right) $ โดยที่ $\kappa$ คือ dielectric constant หากเราสามารถลดค่า $\kappa$ ลงได้โดยไม่ส่งผลกระทบต่อความแข็งแรงเชิงกล (Mechanical strength) เราก็จะสามารถลดหน่วงเวลาของสัญญาณได้อย่างมีนัยสำคัญ อย่างไรก็ตาม การเพิ่มรูพรุน (Porosity) เพื่อลด k มักส่งผลให้วัสดุเปราะบางและมีปัญหาในการทนต่อกระบวนการ Chemical Mechanical Polishing (CMP)
03 กระบวนการและขั้นตอน
กระบวนการผลิตมักเริ่มต้นด้วยการทำ Chemical Vapor Deposition (CVD) โดยใช้สารตั้งต้นกลุ่ม Organosilane เช่น TMS (Trimethylsilane) เพื่อให้เกิดชั้นฟิล์มที่มีโครงสร้าง Si-O-Si ที่มีการแทรกตัวของกลุ่ม Methyl (-CH3) ซึ่งช่วยให้ค่า k ต่ำลงอย่างมาก
ภายหลังการวางชั้นฉนวน กระบวนการจะเข้าสู่ Dual Damascene Integration ซึ่งประกอบด้วยการกัดเซาะร่อง (Trench) และรูทะลุ (Via) จากนั้นจะทำการสปัตเตอร์ Barrier Metal เช่น TaN/Ta เพื่อป้องกันไม่ให้ Cu อะตอมแพร่กระจายเข้าไปใน Dielectric ซึ่งจะทำให้เกิดการลัดวงจรหรือการเสื่อมสภาพของอุปกรณ์ก่อนเวลาอันควร หลังจากนั้นจึงทำ Cu electroplating เพื่อเติมเต็มโครงสร้าง
04 เทคนิคขั้นสูง
ในโหนดการผลิตขั้นสูง (Sub-5nm) ความท้าทายหลักคือ Plasma Damage ระหว่างขั้นตอน Etching และ Ashing ซึ่งมักจะไปทำลายพันธะ -CH3 ที่ผิวหน้า ส่งผลให้ค่า k สูงขึ้น (k-value creep) วิศวกรจึงต้องหันมาใช้เทคนิค Pore Sealing หรือการใช้ Plasma-enhanced Atomic Layer Deposition (PEALD) เพื่อรักษาคุณสมบัติของฉนวน
เทคโนโลยีล้ำสมัยอีกอย่างคือการสร้าง Air Gaps ระหว่างสายสัญญาณ ซึ่งเป็นวัสดุที่มี k = 1.0 ดีที่สุดเท่าที่จะเป็นไปได้ โดยใช้การจงใจสร้างช่องว่างอากาศแทนที่วัสดุไดอิเล็กตริก แต่กระบวนการนี้ต้องการการควบคุมเชิงกลที่แม่นยำมากเพื่อป้องกันการยุบตัวของชั้น Metal stack
05 เครื่องมือและอุปกรณ์
อุปกรณ์ในโรงงานชั้นนำประกอบด้วยระบบ Novellus (Lam Research) สำหรับ CVD แบบ Ultra Low-k และระบบ Etch จาก Tokyo Electron (TEL) หรือ Lam Research ที่ออกแบบมาเพื่อควบคุมโปรไฟล์ของร่องลึกด้วย Plasma ความหนาแน่นสูง
ในส่วนของ Metrology การใช้ KLA-Tencor ETCH-metric และ Hitachi SEM มีความสำคัญมากในการวัดขนาด Critical Dimension (CD) และตรวจสอบช่องว่างหรือความเสียหายในชั้นพรุน (Pore structure) นอกจากนี้ เครื่องมือจำลองจาก Synopsys (Sentaurus) ยังถูกนำมาใช้คำนวณ Parasitic extraction เพื่อคาดการณ์ประสิทธิภาพก่อนเริ่มผลิตจริง
06 การประยุกต์ใช้ในอุตสาหกรรม
ผู้นำระดับโลกอย่าง TSMC, Intel และ Samsung ต่างแข่งขันกันพัฒนาสูตรผสมสารเคมีสำหรับ Low-k Dielectric ที่มีความแข็งแรงสูงและทนทานต่อความร้อน เพื่อตอบสนองความต้องการชิปประมวลผลประสิทธิภาพสูง (HPC) และ AI Accelerator
ความร่วมมือในซัพพลายเชนมีความสำคัญอย่างยิ่ง เนื่องจากความผิดพลาดเพียงเล็กน้อยในกระบวนการ Deposition อาจนำไปสู่ปัญหา Electromigration (การเคลื่อนที่ของอะตอมโลหะภายใต้กระแสไฟฟ้าสูง) ซึ่งส่งผลต่อความน่าเชื่อถือของสินค้าในระดับ Consumer และ Data Center ทั่วโลก