Power Semiconductor Qualification
AEC-Q101, AQG324, Power Cycling & Accelerated Lifetime Modeling
ในระบบขับเคลื่อนยานยนต์ไฟฟ้า (EV Inverters) และระบบโครงข่ายไฟฟ้าพลังงานหมุนเวียน พาวเวอร์เซมิคอนดักเตอร์ (SiC, IGBT, GaN) ต้องทำงานภายใต้ความเครียดทางไฟฟ้า ความร้อน และความชื้นที่รุนแรงต่อเนื่องเกิน 15-20 ปี กระบวนการ Automotive Qualification (AEC-Q101 & AQG324) จึงเป็นด่านทดสอบหฤโหดเพื่อรับประกันเป้าหมายไร้ข้อบกพร่อง (Zero Defect)
วางแผนการทดสอบ HTRB/HTGB, วิเคราะห์ความเครียด Power Cycling Fatigue, คำนวณ Acceleration Factor ด้วยสมการ Arrhenius/Peck, สแกนรอยแตกด้วย Scanning Acoustic Microscopy (C-SAM) และรับรองมาตรฐาน AEC-Q101 / AQG324
Equipment & Standards: AEC-Q101 Rev E, ECPE AQG324, Espec Thermal Chambers, Sonoscan C-SAM, Keysight B1506A
Related: SiC Power MOSFETs · IGBT Power Devices · Failure Analysis Flow · Power Semi Simulator Lab
Role: Power Semiconductor Reliability Engineer / Quality & Qualification Lead / Failure Analysis Specialist
01 กรอบมาตรฐาน AEC-Q101 vs AQG324 ในอุตสาหกรรมยานยนต์
อุปกรณ์เซมิคอนดักเตอร์กำลังสำหรับยานยนต์ถูกกำกับด้วย 2 มาตรฐานสากลหลัก:
AEC-Q101 Standard
มาตรฐานของ Automotive Electronics Council สำหรับอุปกรณ์แยกชิ้น (Discrete Transistors / Diodes ในแพ็กเกจ TO-247, TO-263, D2PAK) มุ่งเน้นการทดสอบความทนทานของตัวชิปซิลิคอน/SiC และสายเชื่อม Bondwire ภายใน
ECPE AQG 324 Guideline
มาตรฐานยุโรปสำหรับพาวเวอร์โมดูลขนาดใหญ่ (Power Modules เช่น Half-Bridge, 6-Pack Inverters) เน้นการทดสอบสภาวะล้าเชิงกลและอุณหภูมิ (Thermomechanical Fatigue) ของแผ่นระบายความร้อน DBC/AMB Substrates และรอยต่อ Solder Layers
02 ฟิสิกส์การเร่งอายุ (Arrhenius, Peck & Coffin-Manson Models)
เนื่องจากการทดสอบอายุการใช้งานจริง 20 ปีในห้องทดลองเป็นไปไม่ได้ วิศวกรจึงใช้แบบจำลองการเร่งความเค้น (Stress Acceleration Models):
03 เมทริกซ์การทดสอบความเครียด (AEC-Q101 Stress Matrix)
| การทดสอบ (Reliability Stress Test) | สภาวะการทดสอบ (Stress Conditions) | กลไกความล้มเหลวที่ตรวจจับ (Failure Modes Detected) |
|---|---|---|
| HTRB (High Temp Reverse Bias) | $V_{DS} = 80-100\% V_{BR}$, $T_j = 175^\circ\text{C}$, 1,000 ชั่วโมง | การเคลื่อนที่ของไอออนในฟิล์ม Passivation, กระแสรั่วไหล $I_{DSS}$ พุ่งสูง, Avalanche breakdown shift |
| HTGB (High Temp Gate Bias) | $V_{GS} = +V_{GS, \text{max}} / -V_{GS, \text{max}}$, $T_j = 175^\circ\text{C}$, 1,000 ชั่วโมง | การดักจับประจุในเกตออกไซด์ (BTI - Bias Temperature Instability), $V_{th}$ ดริฟต์, Fowler-Nordheim Leakage |
| H3TRB / THB (High Humidity HTRB) | $85^\circ\text{C} / 85\% \text{RH}$, $V_{DS} = 80-100\% V_{BR}$, 1,000 ชั่วโมง | การเกิด Dendrite ไฟฟ้าลัดวงจร, คราบชื้นกัดกร่อนขั้วต่ออะลูมิเนียม, การเสื่อมสภาพของโมลด์อีพ็อกซี |
| TC (Temperature Cycling) | $-55^\circ\text{C} \leftrightarrow +150^\circ\text{C}$ (Passive), 1,000 รอบ | การแตกหักเนื่องจากสัมประสิทธิ์การขยายตัวต่างกัน (CTE Mismatch), การแยกชั้นของซิลิคอนกับ DBC Substrate |
| IOL / Power Cycling (PC) | Active heating $\Delta T_j = 100\text{K}$, $t_{\text{on}} \approx 2-5\text{s}$, 20,000+ รอบ | รอยร้าวที่รอยบัดกรีใต้ชิป (Solder Fatigue), สายต่ออะลูมิเนียมหลุดลอย (Bondwire Lift-off / Heel Cracking) |
04 Power Cycling ($\Delta T_j$) vs Passive Thermal Cycling
ความแตกต่างสำคัญระหว่างการทดสอบสองรูปแบบ:
- Passive Thermal Cycling: ตัวอุปกรณ์ถูกนำไปอบในตู้อบที่ค่อยๆ เปลี่ยนอุณหภูมิช้าๆ ทำให้ชิ้นส่วนทุกชิ้นมีอุณหภูมิเท่ากันทั้งหมด ใช้ตรวจสอบความเครียดระยะยาวของวัสดุแพ็กเกจรอบนอก
- Active Power Cycling: ตัวชิปถูกจ่ายกระแสจริงให้เกิดความร้อนจากภายในตัวเอง ($\Delta T_j \ge 100\text{ K}$) ในเวลาเพียง 2-3 วินาที ทำให้เกิด Thermal Gradient (ความลาดชันความร้อน) สูงมากระหว่างชิปกับฐานระบายความร้อน ซึ่งสะท้อนพฤติกรรมการเร่ง-เบรกของรถยนต์ไฟฟ้าจริงได้อย่างแม่นยำสูงสุด
05 Gate Oxide TDDB & Bias Temperature Instability (BTI) ใน SiC
ใน SiC MOSFET รอยต่อระหว่าง $SiC$ กับเกตออกไซด์ $SiO_2$ มีความหนาแน่นของกับดักสถานะผิว (Interface State Density $D_{it}$) สูงกว่าซิลิคอน:
- Time-Dependent Dielectric Breakdown (TDDB): การสะสมของประจุ Fowler-Nordheim Tunneling ใต้สนามไฟฟ้า $E_{\text{ox}} > 3\text{ MV/cm}$ ทำให้เกิดทางลัดวงจรขนาดจิ๋ว (Percolation Path) จนออกไซด์ทะลุ
- Threshold Voltage Instability (PBTI / NBTI): เมื่อจ่ายแรงดันเกตบวกหรือลบค้างไว้นานๆ ค่า $V_{th}$ อาจดริฟต์สูงขึ้นหรือลดลงได้ถึง $0.2-0.5\text{V}$ ผู้ผลิตจึงต้องมีกระบวนการ Screening & Burn-in Gate Stress เพื่อคัดแยกชิปที่มีข้อบกพร่องออกก่อนส่งมอบ
06 การวิเคราะห์ความล้มเหลวแบบไม่ทำลายโครงสร้าง (Non-Destructive FA)
เมื่ออุปกรณ์ไม่ผ่านการทดสอบ Reliability วิศวกรจะใช้เครื่องมือตรวจสอบขั้นสูง:
- C-Mode Scanning Acoustic Microscopy (C-SAM): ใช้คลื่นเสียงความถี่สูง ($50-230\text{ MHz}$) ตรวจจับการแยกชั้น (Delamination) และฟองอากาศ (Voids) ในชั้นรอยบัดกรีใต้ตัวชิป
- X-Ray Computed Tomography (3D X-Ray CT): สแกนสามมิติดูรอยเชื่อม Bondwire และการแตกร้าวของฟิล์มโลหะ
- Lock-in Thermography (LIT): ตรวจจับจุดที่มีกระแสรั่วไหล (Leakage Hotspot) ระดับมิลลิวัตต์ด้วยกล้องอินฟราเรดความไวสูง
07 กลยุทธ์ Zero-Defect ในระบบยานยนต์ไฟฟ้า 800V
ในระบบ 800V EV Powertrain การล้มเหลวของพาวเวอร์ทรานซิสเตอร์ตัวเดียวสามารถทำให้รถดับกลางทางหลวงได้ ผู้ผลิตระดับโลก (Tier-1) จึงใช้กระบวนการ Part Average Testing (PAT), การคัดกรองเวเฟอร์แบบ Statistical Post-Processing (SBL/SYL), และการทำ 100% Dynamic Burn-In Screening เพื่อให้มั่นใจว่าอัตราความล้มเหลวต่ำกว่า < 0.1 DPPM (หนึ่งในสิบล้านชิ้น)
08 ปฏิบัติการจำลองบน Power Semiconductor Lab
คุณสามารถทดลองการประเมินการสูญเสียพลังงาน ความร้อนสะสม และการวิเคราะห์เส้นโค้งสวิตชิ่งของอุปกรณ์กำลังได้ในแล็บจำลองของเรา:
Power Semiconductor & WBG Simulator
จำลองผลกระทบของอุณหภูมิต่อ $R_{\text{DS(on)}}$, ทดลองวัดค่า Thermal Resistance $R_{\text{th(j-c)}}$ และดูรูปคลื่น Double Pulse Test ในเบราว์เซอร์