Semiconductor Failure Analysis Flow
C-SAM, EMMI/OBIRCH, Dual-Beam FIB & Atomic-Scale STEM/EDS
เมื่อชิปเซมิคอนดักเตอร์ล้มเหลวในการทดสอบ ATE, คัดทิ้งในกระบวนการผลิต (Yield Excursion) หรือมีปัญหาคืนเคลมจากลูกค้า (RMA Field Return) Failure Analysis (FA) Flow คือกระบวนการสืบสวนทางนิติวิทยาศาสตร์ระดับนาโนเมตร เพื่อจำกัดวงจุดบกพร่องจากพื้นที่ชิปนับร้อยล้านเกต จนค้นพบอะตอมที่ผิดตำแหน่งและแก้ปัญหาที่ต้นตอในโรงหล่อ
สแกนหาจุดผิดปกติด้วย C-SAM, ระบุพิกัด Hotspot ด้วย InGaAs EMMI / OBIRCH Laser, ทำ Backside Silicon Thinning, กัดตัดหน้าตัดด้วย Ga+/Plasma FIB และสแกนโครงสร้างระดับอะตอมด้วย STEM-EDS
Equipment: Thermo Fisher Helios DualBeam FIB, Hamamatsu Phemos EMMI, JEOL ARM300F STEM, Sonoscan Gen6 C-SAM
Related: Dual-Beam FIB-SEM · Emission Microscopy (EMMI) · Wafer Sort & Yield Learning · Layout Inspector Lab
Role: Failure Analysis Engineer / Reliability & Yield Physicist / Quality Assurance Specialist
01 กฎเหล็กของ Failure Analysis: จากมหภาคสู่นาโนเมตร (Macro to Nano)
ในชิปขนาด $100\text{ mm}^2$ ที่มีทรานซิสเตอร์กว่าหนึ่งหมื่นล้านตัว ข้อบกพร่องอาจเป็นเพียงช่องว่าง Void ในรูเวียขนาด $8\text{ nm}$ หากวิศวกรเปิดฝาแพ็กเกจหรือตัดชิ้นงานโดยไม่มีการวางแผน หลักฐานทางกายภาพจะถูกทำลายทันที การทำ FA จึงต้องปฏิบัติตาม 4-Tier Hierarchical FA Flow อย่างเคร่งครัด
02 Tier 1: การตรวจสอบแบบไม่ทำลายโครงสร้าง (Non-Destructive Screening)
03 Tier 2: การระบุพิกัดทางไฟฟ้า (Electrical Fault Isolation - EFI)
เพื่อระบุตำแหน่งพิกัด $(X, Y)$ ของความผิดปกติบนผืน Die:
| เทคนิคการระบุพิกัด (EFI Technique) | กลไกทางฟิสิกส์ (Physical Mechanism) | ความผิดปกติที่ตรวจจับได้ |
|---|---|---|
| Emission Microscopy (EMMI / InGaAs) | ตรวจจับโฟตอนแสงย่านใกล้อินฟราเรด ($900-1700\text{ nm}$) ที่แผ่ออกมาจากการรวมตัวใหม่ของพาหะ (Radiative Recombination) | รอยต่อ PN Junction รั่วไหล, Gate Oxide Breakdown, Latch-up Hotspots |
| OBIRCH / TIVA (Laser Beam Induced) | ยิงเลเซอร์อินฟราเรด ($1342\text{ nm}$) สแกนผิวชิป ความร้อนเฉพาะจุดจะทำให้ความต้านทานเปลี่ยน ($\Delta R$) ส่งผลให้กระแสเปลี่ยน ($\Delta I$) | ตรวจจับจุดลัดวงจร (Shorts) และรอยต่อขาด (Opens) ในชั้นโลหะ Metal Interconnect |
| Lock-in Thermography (LIT) | กระตุ้นวงจรด้วยสัญญาณพัลส์ความถี่ต่ำ แล้วใช้กล้อง Thermal IR ตรวจจับการกระเพื่อมของอุณหภูมิระดับไมโครเคลวิน | ค้นหาจุดรั่วไหลของกระแสพลังงานต่ำมาก ($< 10\ \mu\text{W}$) แม้ในชิปที่สแตก 3D หลายชั้น |
04 Tier 3: การเปิดชิ้นงานและกัดชั้นเลเยอร์ (Sample Prep & Deprocessing)
การเข้าถึงผืน Die ด้านใน:
- Acid Chemical Decapsulation: ใช้กรดไนตริกและกรดซัลฟิวริกเข้มข้น ($\text{HNO}_3 / \text{H}_2\text{SO}_4$) กัดละลายเรซินอีพ็อกซีเพื่อเปิดหน้า Die โดยไม่ทำลายสายลวดทอง/ทองแดง
- Backside Silicon Thinning: ในชิป Flip-Chip ที่มีโลหะบังด้านหน้า วิศวกรจะขัดเจียรซิลิคอนด้านหลังจากความหนา $750\ \mu\text{m}$ เหลือเพียง $50\ \mu\text{m}$ เพื่อส่องกล้องอินฟราเรดผ่านเนื้อซิลิคอนทะลุถึงทรานซิสเตอร์
- Reactive Ion Etching (RIE) Deprocessing: กัดลอกชั้นฉนวนออกไซด์และชั้นโลหะออกทีละชั้น (Layer-by-Layer) เพื่อเปิดหา Defect ในชั้นล่าง
05 Tier 4: Physical Fault Isolation (FIB-SEM & Atomic STEM-EDS)
เมื่อทราบพิกัดที่แน่นอน วิศวกรจะใช้เครื่องมือกล้องจุลทรรศน์อิเล็กตรอนขั้นสูง:
1. Dual-Beam FIB-SEM
ใช้ลำไอออนแกลเลียม ($\text{Ga}^+$ FIB) ยิงตัดเนื้อซิลิคอนตรงจุด Defect ให้เกิดหน้าตัด Cross-Section ในแนวตั้ง แล้วใช้ลำอิเล็กตรอน SEM ถ่ายภาพโครงสร้าง 3 มิติที่มีกำลังขยายหลายแสนเท่า
2. Atomic-Resolution STEM & EDS
ใช้ FIB กัดแผ่นตัวอย่างบางเฉียบ ($< 30\text{ nm}$) ไปส่องในกล้อง Transmission Electron Microscopy (TEM) กำลังขยายระดับอะตอม ร่วมกับ EDS (Energy Dispersive Spectroscopy) เพื่อระบุธาตุแปลกปลอมที่ปนเปื้อนใน Gate Dielectric
06 เทคนิค Nanoprobing วัดพารามิเตอร์ทรานซิสเตอร์รายตัว
ในห้องสุญญากาศของกล้อง SEM วิศวกรจะใช้ เข็มทังสเตนจิ๋วขนาดนาโนเมตร (Nanoprobe Tips 4-8 หัว) แตะลงบนพิน Source, Drain, Gate ของทรานซิสเตอร์ตัวที่มีปัญหาโดยตรง เพื่อวัดกราฟ $I_D - V_{GS}$ และ $I_D - V_{DS}$ วัดค่าแรงดันขีดเริ่ม ($V_{th}$ Shift), สภาพนำกระแส $g_m$, และกระแสไฟฟ้ารั่ว Subthreshold Leakage เพื่อยืนยันความเสียหายก่อนตัดชิ้นงาน
07 ระเบียบวิธีวิเคราะห์ 8D & การแก้ไขปัญหาในสายการผลิต (Fab Corrective Actions)
ผลลัพธ์จากรายงาน FA จะถูกส่งเข้าสู่กระบวนการ 8D Problem Solving เพื่อดำเนินการแก้ไข:
- หากพบ Particle ปนเปื้อน: สั่งหยุดเครื่องจักร CVD/PVD ทำการ Clean Chamber และเปลี่ยนชิ้นส่วน Seal
- หากพบ Gate Oxide Pinhole: ปรับแต่งสเตจ ALD High-k Deposition และเพิ่มอุณหภูมิ Rapid Thermal Anneal (RTA)
- หากพบ Electromigration Void: สั่งอัปเดต DRC Rule Deck ในส่วนของ Max Current Density ($J_{\text{max}}$) และเพิ่มจำนวน Via Stacks
08 ปฏิบัติการจำลองบน Layout & Multi-Layer Inspector Lab
คุณสามารถฝึกฝนการค้นหาพิกัดเน็ตเวิร์กและสำรวจโครงสร้างเลเยอร์ภายในของชิปได้ในห้องแล็บจำลองของ SemiMatrix:
IC Layout & Multi-Layer GDSII Inspector
สำรวจพิกัดเลย์เอาต์, ค้นหาเส้นทางเดินสาย Metal Traces, และจำลองการระบุพิกัด Defect ในเบราว์เซอร์