WAFER TEST & STATISTICAL QUALITY CONTROL

Wafer Sort & Part Average Testing
Circuit Probe (CP), Known Good Die (KGD) & AEC-Q001 Outlier Screening

ATE Advantest V93000 / Teradyne MEMS Vertical Probe Cards AEC-Q001 Dynamic PAT ($\mu \pm 4\sigma$) Known Good Die (KGD) for Chiplets

ก่อนที่เวเฟอร์ซิลิคอนจะถูกนำไปตัด (Dicing) และบรรจุลงแพ็กเกจราคาแพง ทุกชิ้น Die จะต้องผ่านการทดสอบ Wafer Sort (Circuit Probe - CP) เพื่อคัดแยก Known Good Die (KGD) และใช้ระเบียบวิธีทางสถิติขั้นสูง Part Average Testing (AEC-Q001 PAT) เพื่อคัดทิ้ง "Maverick Die" (ชิปที่มีพารามิเตอร์ผิดเพี้ยนจากกลุ่มประชากรแม้จะผ่านเกณฑ์สเปก) รับประกันอัตราความเสียหาย Zero-Defect ในยานยนต์

📍 CAREER ROADMAP CONTEXT

STAGE 07 — TEST & CHARACTERIZATION: Wafer Probe & Outlier Screening
พัฒนา Test Program บน ATE (Smarticles/IG-XL), ออกแบบ MEMS Probe Card Interface, ควบคุมการยิงเลเซอร์ eFuse Repair, รันอัลกอริทึม PAT / GDNBD และวิเคราะห์ไฟล์บันทึกผลการทดสอบ STDF ด้วย yieldHUB หรือ Galaxy Examinator
Industry ATE: Advantest V93000 (PS1600/EXA), Teradyne UltraFLEXplus, FormFactor Probe Cards, TEL Precio Prober
Related: Wafer Map & Spatial Defect Analysis · Design for Testability (DFT) · Failure Analysis (FA) Flow · Wafer Map Inspector Lab
Role: Test Development Engineer / Product Engineer / Yield Learning Specialist

01 ทำไม Known Good Die (KGD) จึงเป็นหัวใจของยุค Chiplet?

ในอดีต หากชิปตัวเดียวบรรจุลงในแพ็กเกจพลาสติกราคา $0.50 การที่ชิปเสียหลุดไปประกอบอาจทำให้สูญเสียเงินไม่มาก แต่ในยุค 2.5D/3D Chiplet (เช่น TSMC CoWoS ที่ประกอบชิป 12 ตัวบน Interposer แผ่นเดียวกัน):

MULTI-CHIP MODULE COMPOUND YIELD FORMULA

Y_{\text{module}} = (Y_{\text{chiplet}})^N \quad \implies \quad (0.95)^{12} = 54.0\% \text{ Module Yield!}

หากชิปเล็ตแต่ละตัวมี Yield $95\%$ แต่ไม่ได้รับการตรวจคัดกรอง Known Good Die (KGD 99.99%) ก่อนนำไปสแต็ก Yield รวมของแพ็กเกจ CoWoS ทั้งชุดจะร่วงลงเหลือเพียง $54\%$ ซึ่งทำให้ผู้ผลิตต้องทิ้งชิปดีราคาแพงมหาศาลไปพร้อมกับชิปเสียเพียงตัวเดียว

02 ฮาร์ดแวร์ทดสอบ: Automated Test Equipment (ATE) & MEMS Probe Cards

ชุดอุปกรณ์ทดสอบความเร็วสูงระดับอุตสาหกรรม:

เครื่อง ATE (Tester): เช่น Advantest V93000 หรือ Teradyne UltraFLEX บรรจุช่องสัญญาณดิจิทัลและแอนะล็อกความเร็วสูงหลายหมื่นช่อง (Pin Electronics) สามารถส่งเวกเตอร์ทดสอบระดับกิกะบิตต่อวินาที
เครื่อง Wafer Prober: แท่นหมุนเวเฟอร์สุญญากาศที่มีระบบระบายความร้อน (Thermal Chuck ควบคุมอุณหภูมิ $-40^\circ\text{C}$ ถึง $+150^\circ\text{C}$) และระบบ Alignment ด้วยกล้องออปติคอลความแม่นยำสูงระดับซับไมครอน
Vertical MEMS Probe Card: แผงเข็มสัมผัสขนาดจิ๋วที่สร้างด้วยเทคโนโลยี MEMS มีเข็มสัมผัสนับ 50,000 ถึง 100,000 หัวเข็ม แตะสัมผัสลงบน Micro-Bumps ของเวเฟอร์พร้อมกันหลาย Die (Multi-Site Testing $\times 16$ หรือ $\times 32$)

03 ลำดับโปรแกรมทดสอบบนเวเฟอร์ (Test Flow Sequence)

Continuity & Open/Short Test (OS Test)

จ่ายกระแสไฟขนาดเล็กผ่านไดโอดป้องกัน ESD ทุกขาพินเพื่อตรวจสอบว่าหัวเข็มสัมผัสกับแพดสัมผัสสมบูรณ์แบบ (Contact Check)

Leakage & Quiescent Current ($I_{DDQ}$)

วัดกระแสรั่วไหลขณะวงจรอยู่นิ่ง เพื่อตรวจจับจุดลัดวงจรเกตหรือข้อบกพร่องในชั้นฉนวนออกไซด์ก่อนเปิดไฟเต็มพิกัด

Scan ATPG & At-Speed Transition Tests

รันแพทเทิร์นทดสอบ Stuck-At และ At-Speed Scan Chains นับล้านเวกเตอร์เพื่อตรวจหาข้อบกพร่องของลอจิกเกตภายใน

Memory BIST & eFuse Redundancy Repair

รันอัลกอริทึม March C+ บน SRAM Arrays หากพบเซลล์เสีย วงจร ATE จะส่งสัญญาณระเบิดสะพานเชื่อม eFuse / Laser Fuses เพื่อสลับไปใช้ Redundant Memory Column สำรอง ซ่อมชิปให้กลับมาใช้งานได้สมบูรณ์ (BISR)

04 ทฤษฎีสถิติ Part Average Testing (AEC-Q001 PAT Standard)

ตามมาตรฐานยานยนต์ การผ่านเกณฑ์ Absolute Limits (เช่น $0.8\text{V} \le V_{\text{th}} \le 1.2\text{V}$) ยังไม่เพียงพอ เนื่องจากชิปที่มีค่า $1.19\text{V}$ ในขณะที่ชิปตัวอื่นทั้งเวเฟอร์อยู่ที่ $0.95\text{V}$ ถือเป็น "Maverick Die" (ชิปนอกคอก) ซึ่งมีโอกาสสูงมากที่จะพังก่อนกำหนด (Infant Mortality) เมื่อนำไปขับรถบนถนน

STATIC PART AVERAGE TESTING (STATIC PAT) LIMITS

\text{PAT Low Limit} = \mu - 6\sigma, \qquad \text{PAT High Limit} = \mu + 6\sigma

เมื่อ $\mu$ คือค่าเฉลี่ยของพารามิเตอร์จากการทดสอบเวเฟอร์ชุดแรกเริ่ม (Characterization Lots) และ $\sigma$ คือส่วนเบี่ยงเบนมาตรฐาน ชิ้นงานใดที่มีค่าหลุดออกนอกช่วง $\mu \pm 6\sigma$ จะถูกคัดทิ้งทันที แม้จะยังอยู่ในขอบเขตสเปกของดาต้าชีต

05 Dynamic PAT (DPAT): การคำนวณสถิติสดแบบ Real-Time ต่อเวเฟอร์

เนื่องจากเวเฟอร์แต่ละแผ่นอาจมี Process Drift เล็กน้อย Dynamic PAT จะคำนวณค่าเฉลี่ย $\mu_{\text{wafer}}$ และ $\sigma_{\text{wafer}}$ ของเวเฟอร์แผ่นนั้นๆ แบบสดๆ ในขณะที่กำลังโพรบ:

DYNAMIC PAT (DPAT) FORMULA (AEC-Q001)

\text{DPAT Limits} = \text{Median} \pm 4 \times \text{IQR} / 1.35 \quad (\mu_{\text{wafer}} \pm 4\sigma_{\text{wafer}})

การใช้ Interquartile Range (IQR) ช่วยป้องกันไม่ให้ค่า Outlier ร้ายแรงบิดเบือนค่าเฉลี่ยของเวเฟอร์ ทำให้ระบบสามารถตรวจจับและคัดทิ้งชิปที่มีพฤติกรรมผิดปกติได้อย่างแม่นยำสูงสุด

06 กฎ Good-Die-Near-Bad-Die (GDNBD / NNR)

ข้อบกพร่องในกระบวนการผลิต (เช่น ละอองสารเคมี หรือรอยแตกระดับจุลภาค) มักมีลักษณะเกาะกลุ่มเป็นกลุ่มก้อน (Defect Clustering) กฎ GDNBD กำหนดว่า:

หาก Die ที่ผ่านการทดสอบ (Pass Die) วางอยู่ล้อมรอบด้วย Die ที่เสียเกิน $5-6$ ตัวในอาณาเขตเพื่อนบ้าน (8-Neighborhood)
Die ตัวนั้นจะถูก ปรับลดเกรดหรือคัดทิ้ง (Downgraded / Scrapped) ทันที แม้ผลการทดสอบทางไฟฟ้าจะผ่าน 100% ก็ตาม เพราะมีความเสี่ยงสูงที่จะมี Latent Defect ฝังอยู่ใต้ขอบ Die

07 ไฟล์มาตรฐาน STDF (Standard Test Data Format) & Data Mining

เครื่อง ATE ทั่วโลกจะบันทึกข้อมูลผลการทดสอบทุกล็อตลงในไฟล์ไบนารีมาตรฐาน STDF (Standard Test Data Format v4) ซึ่งประกอบด้วยเรคคอร์ดสำคัญ: MIR (Master Info), PMR (Pin Map), PTR (Parametric Test Record), และ PRR (Part Results Record) วิศวกร Product Engineer จะนำไฟล์ STDF เข้าสู่ระบบ Yield Analytics (เช่น yieldHUB, Optimal+, Galaxy) เพื่อทำไวโอลินพล็อต (Violin Plots), เทรนด์ไลน์ Cpk และส่งต่อข้อมูลพิกัด Die เสียเข้าสู่ Electronic Wafer Map

08 ปฏิบัติการจำลองบน Interactive Wafer Map Lab

คุณสามารถทดสอบการแสดงผลแผนที่เวเฟอร์ 2D/3D และทดลองรันอัลกอริทึมคัดกรอง Die เสียได้ในห้องแล็บจำลองของ SemiMatrix:

Wafer Map & Spatial Defect Visualizer

จำลองการกระจายตัวของ Die บนเวเฟอร์ขนาด 300mm, ดูการจัดกลุ่ม Bin Codes (Pass/Fail) และวิเคราะห์ Yield ทางสถิติในเบราว์เซอร์

เปิดห้องแล็บ Wafer Map →