TEST ENGINEERING — DFT

Design for Test (DFT) Systems

ENGINEERING

01 บทนำ: Design for Test (DFT) Systems คืออะไร

Design for Testability (DFT) คือกระบวนการและเทคนิคในการใส่โครงสร้างทดสอบ (Test Structures) เข้าไปในสถาปัตยกรรมของวงจรรวม (IC Design) ตั้งแต่ขั้นตอนการออกแบบ เพื่อให้สามารถทดสอบความสมบูรณ์ทางกายภาพของซิลิคอนหลังจากการผลิต (Fabrication) ได้อย่างมีประสิทธิภาพ ในยุคที่เทคโนโลยีการผลิตลดขนาดลงไปสู่ระดับ Sub-5nm และชิปแบบ System on Chip (SoC) มีความซับซ้อนขึ้นอย่างทวีคูณจนประกอบไปด้วยทรานซิสเตอร์หลายพันล้านตัว การตรวจสอบหาความบกพร่องด้วยวิธี Functional Test แบบดั้งเดิมผ่านทาง Pin ภายนอกนั้นเป็นไปไม่ได้อีกต่อไปเนื่องจากข้อจำกัดด้านเวลาและระดับการเข้าถึงโครงสร้างภายใน

องค์ประกอบหลักของระบบ DFT ยุคใหม่ประกอบด้วยสามส่วนสำคัญ คือ Scan Insertion & ATPG ซึ่งทำหน้าที่ทดสอบหน่วยประมวลผลและ Digital Logic, Memory Built-In Self-Test (MBIST) สำหรับทดสอบหน่วยความจำฝังตัว (Embedded SRAM/ROM) ที่กระจายอยู่ทั่วทั้งชิป และ Boundary Scan (IEEE 1149.1 JTAG) ซึ่งทำหน้าที่เป็นอินเตอร์เฟซมาตรฐานในการเข้าถึงและทดสอบโครงสร้างบอร์ดรวมถึงการเชื่อมต่อระหว่าง Die ในแพ็กเกจระดับสูง

ความสำคัญสูงสุดของ DFT อยู่ที่การลดอัตราชิปเสียที่หลุดรอดไปถึงมือลูกค้า หรือ DPPM (Defective Parts Per Million) ให้เข้าใกล้ศูนย์มากที่สุด การทำ DFT ช่วยเพิ่มระดับ Test Coverage หรือเปอร์เซ็นต์ในการตรวจจับความผิดพลาดจากเดิมที่ทำได้เพียงประมาณ 60% ในวงจรที่ไม่มี DFT ให้พุ่งสูงขึ้นเป็นมากกว่า 95% ถึง 99% ซึ่งเป็นเกณฑ์มาตรฐานทางอุตสาหกรรม โดยเฉพาะในกลุ่มตลาดที่มีความเสี่ยงสูง เช่น ยานยนต์และการแพทย์

ทำไมต้องมี DFT ในยุคปัจจุบัน?
ชิปที่ไม่มี DFT จะเปรียบเสมือนกล่องดำ (Black Box) ที่ยากต่อการ Debug เมื่อเกิดปัญหาในกระบวนการผลิต การใส่โครงสร้าง DFT ช่วยเปลี่ยนมันให้เป็นกล่องโปร่งใส (White Box) ที่วิศวกรสามารถควบคุม (Controllability) และสังเกต (Observability) สถานะตรรกะภายในทุกจุดได้อย่างอิสระ ผ่านทางเครื่องมือทดสอบอัตโนมัติ (ATE)

📍 CAREER ROADMAP CONTEXT

STAGE 03 — DFT (DESIGN FOR TESTABILITY): Scan, BIST & Boundary Scan
Scan insertion (full-scan / partial-scan), ATPG pattern generation (Synopsys TetraMAX / DFTMAX), MBIST สำหรับ SRAM/ROM, LBIST, boundary scan (IEEE 1149.1 JTAG), compression (EDT, TestKompress)
Tools: Synopsys TetraMAX / DFTMAX, Mentor ATPG, Cadence Encounter DFT
Related: ATPG Pattern Generation · MBIST & LBIST · JTAG / Boundary Scan (IEEE 1149.1)
Path: Test Engineer (ATE / DFT)

02 หลักการพื้นฐาน

หลักการพื้นฐานของ DFT และ ATPG (Automatic Test Pattern Generation) ตั้งอยู่บนทฤษฎีทางคณิตศาสตร์ Boolean Algebra และระบบ Fault Models ซึ่งใช้จำลองพฤติกรรมความผิดปกติทางกายภาพให้ออกมาในรูปของแบบจำลองตรรกะ แบบจำลองที่ใช้งานอย่างกว้างขวางที่สุดคือ Stuck-at Fault Model (สมมติว่า Node ติดอยู่ที่สถานะ '0' หรือ '1' เสมอ) และ Transition Delay Fault (TDF) ซึ่งใช้ทดสอบความสมบูรณ์ด้านเวลาและความหน่วงของสัญญาณ (At-speed testing)

กระบวนการตรวจจับ Fault ใดๆ ภายในวงจรตั้งอยู่บนสมการพื้นฐานของความสามารถในการทดสอบ:

$\text{Fault Detection} = \text{Controllability} \times \text{Observability}$

โดยที่ Controllability คือความสามารถในการป้อนค่าจากภายนอกเพื่อกำหนดสถานะตรรกะที่ Node นั้นๆ และ Observability คือความสามารถในการส่งผ่านและสังเกตค่าจาก Node ดังกล่าวไปยังจุดเอาต์พุตภายนอกเพื่อเปรียบเทียบความถูกต้อง อัลกอริทึมค้นหาเส้นทางอย่าง PODEM (Path-Oriented Decision Making) และ D-Algorithm จะถูกนำมาใช้เพื่อคำนวณหาเวกเตอร์ทดสอบ (Test Patterns) ที่เหมาะสมที่สุดโดยอัตโนมัติ

สำหรับการทดสอบหน่วยความจำ วงจร MBIST จะรันอัลกอริทึมการอ่าน/เขียนข้อมูลอย่างเป็นลำดับเพื่อค้นหาความผิดพลาดประเภท Coupling Faults และ Bitline Cross-talk อัลกอริทึมที่เป็นมาตรฐานอุตสาหกรรมคือ March Test ซึ่งสามารถแสดงขั้นตอนการทำงานเชิงคณิตศาสตร์ได้ดังนี้:

$\{ \Uparrow (w0); \Uparrow (r0, w1); \Downarrow (r1, w0) \}$

ในขณะที่ฝั่งของ Boundary Scan (JTAG) จะใช้อินเตอร์เฟซในการควบคุมผ่านทาง TAP (Test Access Port) Controller ซึ่งเป็น State Machine ขนาด 16 สถานะ ทำงานโดยอ้างอิงสัญญาณนาฬิกา TCK และสัญญาณควบคุม TMS โดยมีความสัมพันธ์ของ Timing Margin ตามสมการความถี่สูงสุดในการ Shift ข้อมูล:

$T_{\text{clk,min}} \ge T_{\text{setup}} + T_{\text{hold}} + T_{\text{prop}}$

03 วิธีการและเทคนิค

กระบวนการทำงานและการใส่ DFT (DFT Insertion Flow) จะเริ่มต้นขึ้นหลังจากขั้นตอนการสังเคราะห์วงจรระดับ Logic (Logic Synthesis) และก่อนเข้าสู่ขั้นตอนการจัดวางและเดินสาย (Place and Route - P&R) โดยมีขั้นตอนการดำเนินงานเชิงวิศวกรรมดังต่อไปนี้:

Scan Replacement (Mux-DFF): เครื่องมือจะทำการแทนที่ Flip-Flops (D-FF) ปกติใน Netlist ให้กลายเป็น Scan Flip-Flops (SFF) ซึ่งมี Multiplexer ภายในตัวเพื่อทำหน้าที่เลือกรับข้อมูลระหว่างโหมดทำงานปกติ (Normal Mode) และโหมดทดสอบ (Scan Mode)
Scan Chain Stitching: ทำการเชื่อมต่อขา Scan-In (SI) และ Scan-Out (SO) ของ SFF แต่ละตัวเข้าด้วยกันจนเกิดเป็นสายโซ่ยาวที่เรียกว่า Scan Chain ทำให้เราสามารถสลับข้อมูลแบบ Shift-in และ Shift-out ได้เมื่อเปิดสัญญาณ Scan Enable (SE = 1)
Compression Insertion: เพื่อหลีกเลี่ยงขนาด Pattern ที่ใหญ่เกินไป วิศวกรจะใส่โครงสร้างบีบอัดสัญญาณ เช่น EDT (Embedded Deterministic Test) หรือ DFTMAX Codec เข้าไปเพื่อลดขนาดจำนวนขาของ Tester และลดปริมาณข้อมูลลง 100 ถึง 1000 เท่า
DRC Check & ATPG Generation: รันระบบตรวจสอบกฎการออกแบบ (Design Rule Check) เพื่อหาจุดบกพร่องของ Clock และ Reset ที่อาจขัดขวางการทำงานของ Scan Chain จากนั้นเครื่องมือจะสร้าง Pattern และแปลงผลให้อยู่ในรูปไฟล์มาตรฐานเช่น .spf (STIL Procedure File)
Pattern Simulation & Fault Grading: จำลองการทำงานของ Pattern ด้วย Logic Simulator เพื่อยืนยันว่าผลลัพธ์ตรงตามที่คำนวณไว้ และประเมินเปอร์เซ็นต์ความครอบคลุมของการทดสอบ (Fault Coverage) เพื่อนำไปใช้งานจริงบนเครื่อง ATE

ในส่วนของ MBIST และ JTAG จะมีการเพิ่มวงจร Wrapper รอบเซลล์หน่วยความจำและเชื่อมต่อไปยัง TAP Controller หลัก เพื่อสร้างระบบการสั่งการทดสอบในตัวเอง (Self-Test) แบบรวมศูนย์ ช่วยลดความซับซ้อนในการเข้าถึงระดับบอร์ด

04 เทคนิคขั้นสูง

ในโหนดเทคโนโลยีระดับ Sub-5nm และโครงสร้างทรานซิสเตอร์แบบ FinFET หรือ GAA (Gate-All-Around) ความท้าทายที่ยากที่สุดของวิศวกร DFT คือปัญหาทางกายภาพที่ซับซ้อนขึ้นอย่างมาก ข้อจำกัดแรกคือ Power-aware DFT & ATPG การเปลี่ยนสถานะของ Flip-Flops พร้อมกันในสัดส่วนที่สูงมากระหว่างการ Shift ข้อมูลของการทดสอบจะทำให้เกิดกระแสกระชากและการตกของแรงดันไฟอย่างรุนแรง หรือ Dynamic IR Drop ซึ่งอาจส่งผลให้ชิปเกิดความเสียหายเชิงโครงสร้างหรือทำงานผิดพลาดแบบเทียม (False Failures) วิศวกรจึงต้องนำเทคนิค Low-power scan shift และการทดสอบแบบแบ่งส่วน (Staggered testing) มาใช้เพื่อจำกัดอัตราการสลับขั้วสัญญาณ (Toggle rate)

ข้อจำกัดถัดมาคือความผิดพลาดชนิดหน่วงเวลาขนาดเล็ก หรือ Small Delay Defects (SDD) ซึ่งเกิดจากความไม่สมบูรณ์ของสายสัญญาณในระดับอะตอม ทำให้การส่งสัญญาณช้าลงในระดับพิโกวินาที (Picoseconds) และไม่สามารถตรวจจับได้ด้วยวิธี Stuck-at Fault แบบดั้งเดิม วิธีการแก้ไขคือการใช้เทคนิค Cell-aware test (CAT) ซึ่งเจาะลึกเข้าไปสร้างแบบจำลองความชำรุดเสียหายในระดับทรานซิสเตอร์ของ Standard Cell แต่ละตัว เพื่อให้ ATPG สามารถออกเวกเตอร์ที่จับจุดอ่อนเหล่านี้ได้อย่างแม่นยำ

นอกจากนี้ ในฝั่งหน่วยความจำยุคใหม่ อัตราความบกพร่องทางกายภาพที่สูงขึ้นทำให้ต้องอาศัยเทคโนโลยี Built-in Self-Repair (BISR) ซึ่งผสานรวม MBIST เข้ากับหน่วยความจำสำรอง (Redundant rows/columns) ร่วมกับระบบบันทึกค่าใน eFuse หรือ Non-Volatile Memory เพื่อให้ตัวควบคุมสามารถทำการซ่อมแซมและเปลี่ยนทิศทางการวิ่งของข้อมูลจากจุดที่เสียหายไปยังหน่วยสำรองได้โดยอัตโนมัติขณะทำกระบวนการทดสอบช่วงสัปดาห์แรกหลังการผลิต

05 เครื่องมือและอุปกรณ์

ระบบการทำงาน DFT ในอุตสาหกรรมเซมิคอนดักเตอร์ระดับโลกได้รับการสนับสนุนโดยเครื่องมือจากผู้ให้บริการซอฟต์แวร์ระดับ EDA (Electronic Design Automation) ยักษ์ใหญ่สามรายหลัก:

Synopsys Platform: ถือเป็นมาตรฐานหลักของอุตสาหกรรม ประกอบด้วย DFT Compiler สำหรับการสังเคราะห์และแทรก Scan Chain ร่วมกับ DFTMAX สำหรับการทำ Compression บีบอัดข้อมูลทดสอบ และมีเครื่องมือไฮไลท์คือ TetraMAX II ซึ่งเป็นเทคโนโลยี ATPG เจนเนอเรชันใหม่ที่มีประสิทธิภาพสูงในการสร้างแพทเทิร์นที่รวดเร็วและแม่นยำ
Siemens EDA (Tessent Platform): แพลตฟอร์ม Tessent โดดเด่นอย่างมากในตลาด MBIST และ Hierarchical DFT ด้วยระบบ Tessent MemoryBIST และ Tessent TestKompress รวมถึงโซลูชัน Tessent MissionMode ที่ใช้สำหรับการทดสอบชิปขณะใช้งานจริงในรถยนต์
Cadence Platform: มีซอฟต์แวร์ Genus Synthesis และ Modus DFT ที่สนับสนุนการทำ Integration และทำงานร่วมกันแบบไร้รอยต่อระหว่างโครงสร้าง Logic และ DFT ตั้งแต่ขั้นตอนแรกของ RTL-to-GDSII flow

หลังจากการสร้างและจัดทำไฟล์รูปแบบมาตรฐานสำเร็จรูป เช่น STIL (Standard Test Interface Language) หรือ WGL แล้ว ข้อมูลจะถูกโหลดเข้าสู่เครื่องทดสอบชิ้นงานอัตโนมัติ หรือ ATE (Automatic Test Equipment) ของผู้ผลิตเครื่องจักรระดับโลก เช่น Advantest V93000 หรือ Teradyne UltraFLEX เพื่อป้อนสัญญาณและตรวจสอบพฤติกรรมของชิปจริงในขั้นตอนการคัดกรองการผลิต

06 การประยุกต์ใช้ในอุตสาหกรรม

ในระดับห่วงโซ่อุปทานระดับโลก โรงงานผู้ผลิตเซมิคอนดักเตอร์ (Foundry) ชั้นนำอย่าง TSMC, Samsung, และ Intel ต่างกำหนดให้ DFT เป็นส่วนหนึ่งของกระบวนการ Sign-off และ Yield Management ข้อมูลความล้มเหลว (Failure logging) ที่ได้จากการรัน MBIST และ ATPG บนบอร์ดเครื่องทดสอบจะถูกแปลงกลับไปเป็นพิกัดทางกายภาพบนซิลิคอน (Silicon Diagnosis) เพื่อป้อนกลับไปยังทีมฝ่ายผลิตในการปรับแต่งค่า Lithography และลดข้อบกพร่องในกระบวนการผลิตต่อไป

สำหรับอุตสาหกรรมยานยนต์ การปฏิบัติตามมาตรฐานความปลอดภัยด้านการทำงาน ISO 26262 และมาตรฐานคุณภาพชิ้นส่วนอิเล็กทรอนิกส์ยานยนต์ AEC-Q100 กำหนดเงื่อนไขที่เข้มงวดเป็นอย่างยิ่ง ชิปที่จะนำไปใช้ในระบบขับเคลื่อนอัตโนมัติหรือระบบเบรกอัจฉริยะ (ASIL-D) จะต้องมี Stuck-at Fault Coverage มากกว่า 99% และต้องได้รับการทดสอบแบบ At-speed รวมถึงมีฟังก์ชัน Logic BIST (LBIST) เพื่อให้ระบบควบคุมในรถยนต์สามารถรันการทดสอบตัวเองได้โดยอัตโนมัติทุกครั้งที่สตาร์ทเครื่องยนต์ (Power-on self-test)

ในแง่ของต้นทุนและเศรษฐศาสตร์การผลิต การออกแบบระบบ DFT ที่สมบูรณ์แบบไม่เพียงแต่ช่วยยกระดับความเชื่อมั่น แต่ยังช่วยลด Cost of Test ซึ่งเป็นต้นทุนแฝงที่ใหญ่ที่สุดในการผลิตชิป การประยุกต์ใช้ JTAG และระบบสแกนประสิทธิภาพสูงเป็นหัวใจหลักในแพ็กเกจขั้นสูงอย่าง 2.5D/3D IC (Chiplet architecture) ที่ซึ่งการตรวจสอบ Known Good Die (KGD) และทดสอบการเชื่อมต่อระดับไมโครบัมพ์ (Micro-bumps) ก่อนเข้าสู่ขั้นตอนบรรจุภัณฑ์ขั้นสุดท้ายถือเป็นตัวชี้วัดความอยู่รอดและการทำกำไรของบริษัทเซมิคอนดักเตอร์ยุคใหม่