FAB YIELD LEARNING & SPATIAL DEFECT METROLOGY

Wafer Map & Yield Analysis
Negative Binomial Yield Models, Spatial Signatures & SEMI G85 Standards

Negative Binomial Yield Model Defect Clustering Parameter ($\alpha$) Spatial Signatures (Edge/Ring/Streak) SEMI G85 / E142 Standard Format

ในโรงงานผลิตเซมิคอนดักเตอร์ (GigaFab) แผนที่เวเฟอร์ (Wafer Map) ไม่ได้เป็นเพียงแค่บันทึกว่า Die ตัวใดดีหรือเสีย แต่เป็น "ลายนิ้วมือดิจิทัล" ที่บันทึกรูปแบบการกระจายตัวของข้อบกพร่องเชิงพื้นที่ (Spatial Defect Patterns) ช่วยให้วิศวกร Yield Engineer สามารถสืบย้อนรอยกลับไปยังเครื่องจักรต้นเหตุ (Tool Excursion) และประเมินผลผลิตตามแบบจำลองทางสถิติขั้นสูง

📍 CAREER ROADMAP CONTEXT

STAGE 08 — YIELD INTEGRATION & DATA SCIENCE: Advanced Fab Yield Analysis
วิเคราะห์กราฟการเกาะกลุ่มของ Defect ด้วยสมการ Negative Binomial, ทำ Spatial Clustering ด้วยอัลกอริทึม DBSCAN/CNN, จัดการไฟล์ SEMI G85 Map Data และเชื่อมโยงข้อมูล ATE Binning สู่กระบวนการ Fab Inline Metrology
Industry Tools: yieldHUB, PDF Solutions Exensio, KLA Klarity Yield, Synopsys Odyssey
Related: Wafer Sort & ATE Testing · Failure Analysis (FA) Flow · Chemical Mechanical Polishing · Wafer Map Visualizer Lab
Role: Yield Enhancement Engineer / Fab Data Scientist / Defect Metrology Lead

01 แผนที่เวเฟอร์ดิจิทัล (Electronic Wafer Map) คืออะไร?

ในอดีต Die ที่ไม่ผ่านการทดสอบจะถูกจุดด้วยหมึกสีดำ (Inked Die) บนแผ่นเวเฟอร์จริง แต่ในสายการผลิตยุคใหม่ กระบวนการทั้งหมดเป็น Inkless Wafer Map โดยระบบ ATE จะสร้างไฟล์แผนที่ดิจิทัลที่ระบุพิกัดแกน $(X, Y)$ ของ Die แต่ละตัว พร้อมรหัส Bin Code เพื่อส่งต่อไปยังเครื่องตัด Die (Wafer Saw) และเครื่องหยิบชิ้นงาน (Pick-and-Place Die Bonder) ให้เลือกหยิบเฉพาะ Die ที่มีสถานะ Bin 1 (Pass) เท่านั้น

02 แบบจำลองผลผลิต: Poisson vs Negative Binomial Model

การคาดการณ์ผลผลิตของชิป (Yield Prediction) สัมพันธ์กับขนาดพื้นที่ Die ($A$) และความหนาแน่นข้อบกพร่อง ($D_0$):

1. POISSON YIELD MODEL (UNIFORM DEFECTS - SIMPLIFIED)

Y = e^{-D_0 \cdot A}

สมมติว่าข้อบกพร่องกระจายตัวแบบสุ่มอย่างสม่ำเสมอทั่วทั้งแผ่น เหมาะสำหรับชิปขนาดเล็กมาก แต่จะประเมินผลผลิตต่ำเกินจริง (Pessimistic) สำหรับชิปขนาดใหญ่

2. NEGATIVE BINOMIAL YIELD MODEL (DEFECT CLUSTERING - INDUSTRIAL STANDARD)

Y = \left( 1 + \frac{D_0 \cdot A}{\alpha} \right)^{-\alpha}

เมื่อ $\alpha$ คือ Cluster Parameter (พารามิเตอร์การเกาะกลุ่มของ Defect) ในโรงงานจริง ข้อบกพร่องมักจะเกาะกลุ่มกันเป็นกระจุก ($\alpha \approx 0.5 - 2.0$) ทำให้มีพื้นที่เวเฟอร์ส่วนใหญ่สะอาดบริสุทธิ์ ส่งผลให้ผลผลิตจริงของชิปขนาดใหญ่ (เช่น GPU/AI Accelerators $A > 400\text{ mm}^2$) สูงกว่าที่ทฤษฎี Poisson คาดการณ์ไว้อย่างมีนัยสำคัญ

03 รอยพิมพ์ข้อบกพร่องเชิงพื้นที่ (Spatial Defect Signatures)

รูปร่างการเกาะกลุ่มของ Die เสียบน Wafer Map สามารถบอกต้นตอของปัญหาในโรงงานได้ทันที:

รูปแบบบน Wafer Map (Spatial Pattern)	ลักษณะภาพที่ปรากฏ	สาเหตุรากเหง้าในกระบวนการ Fab (Root Cause)
Ring / Donut Pattern	Die เสียเรียงตัวเป็นวงแหวนศูนย์กลางเดียวกัน	ความไม่สม่ำเสมอของแรงกดในกระบวนการ CMP Polishing หรือพลศาสตร์การหมุนของ Spin Coater
Edge Ring (ขอบรอบนอก)	Die เสียเกาะกลุ่มหนาแน่นบริเวณขอบเวเฟอร์รัศมี > 140mm	การบิดเบี้ยวของสนามพลาสมาที่ขอบเวเฟอร์ (Plasma Sheath Distortion ใน RIE Etch) หรือปัญหาการล้างขอบ Photoresist (EBR)
Linear Scratch / Streak	Die เสียเป็นเส้นตรงพาดผ่านหลายคอลัมน์	รอยขีดข่วนจาก แขนหุ่นยนต์ลำเลียงเวเฟอร์ (Robot End-Effector) หรือเศษค้างบนแผ่นรอง CMP Pad
Center Spot (จุดกึ่งกลาง)	กลุ่ม Die เสียกระจุกตัวอยู่กึ่งกลางเวเฟอร์	หัวฉีดก๊าซสารตั้งต้นอุดตันในเตาอบ CVD / ALD Nozzle หรือการระบายความร้อนจุดศูนย์กลางไม่ดี
Reticle Repeat Shot	Die เสียปรากฏซ้ำๆ ที่ตำแหน่งเดิมในทุกๆ Shot การยิงแสง	เศษฝุ่นอนุภาคเกาะติดอยู่บนแผ่นฟิล์มกันฝุ่น (Pellicle Particle Defect บนหน้ากาก Reticle) ของเครื่องสแกนเนอร์ EUV/DUV

04 การจำแนกประเภท Hard Bins vs Soft Bins

Hard Bins (1 ถึง 8) — หมวดหมู่กายภาพ

Bin 1: Pass (Good Die), Bin 2: Open/Short Fail, Bin 3: Standby Leakage Fail, Bin 4: Scan ATPG Fail, Bin 5: At-Speed Timing Fail, Bin 6: Memory BIST Fail

Soft Bins (นับร้อยรหัส) — ข้อมูลวิศวกรรมเชิงลึก

รหัสย่อยที่ระบุเจาะจง เช่น Bin 4012: Core0_ALU_Adder_Setup_Fail สำหรับให้วิศวกรนำไปวิเคราะห์ทางสถิติและดีบักโค้ด

05 มาตรฐานแลกเปลี่ยนข้อมูล: SEMI G85 & E142 Map Formats

เพื่อให้อุปกรณ์ข้ามแบรนด์ (เช่น เครื่อง ATE ของ Advantest ส่งไฟล์ไปให้เครื่อง Saw ของ DISCO) สามารถทำงานร่วมกันได้:

SEMI G85 (Wafer Map Format): กำหนดโครงสร้างเท็กซ์ ASCII แบบ Matrix ของพิกัดแถวและคอลัมน์ พร้อมตาราง Bin Map
SEMI E142 (Substrate Mapping XML Standard): มาตรฐาน XML ขั้นสูงที่รองรับการทำแผนที่หลายระดับ (Multi-Layer Substrate) เหมาะสำหรับแผ่น Interposer และ 3D-IC Multi-Die Stacking

06 การคัดแยกแพทเทิร์นอัตโนมัติด้วย AI / Deep Learning (CNN)

ในโรงงาน Smart Fab ยุคปัจจุบัน วิศวกรไม่ต้องนั่งดูกราฟเวเฟอร์นับหมื่นแผ่นด้วยตาตัวเองอีกต่อไป แต่จะใช้โมเดล Convolutional Neural Networks (CNN) ร่วมกับ DBSCAN Spatial Clustering สแกนจำแนกประเภทความผิดปกติแบบ Real-Time ทันทีที่การโพรบเสร็จสิ้น หากพบแพทเทิร์น Reticle Repeat ระบบจะสั่งระงับการยิงแสงของเครื่องสแกนเนอร์ตัวนั้นอัตโนมัติเพื่อป้องกันเวเฟอร์เสียหายทั้งล็อต

07 การควบคุม Yield Excursions ในกระบวนการ Ramp-Up

ในช่วงเริ่มต้นผลิตชิปใหม่ (NPI Yield Ramp-Up) อัตราผลผลิตอาจเริ่มต้นที่เพียง $40-50\%$ การผสานข้อมูล Wafer Map + In-Line Defect Metrology (KLA Inspection) ช่วยให้ทีมวิศวกรเพิ่ม Yield ขึ้นสู่ระดับ $> 90-95\%$ ได้ภายในเวลาไม่กี่เดือน ซึ่งเป็นตัวชี้วัดความสามารถในการทำกำไรของบริษัทเซมิคอนดักเตอร์

08 ปฏิบัติการจำลองบน Interactive Wafer Map Lab

คุณสามารถทดสอบการแสดงผลแผนที่เวเฟอร์ 2D/3D และทดลองรันอัลกอริทึมคัดกรอง Die เสียได้ในห้องแล็บจำลองของ SemiMatrix:

Wafer Map & Spatial Defect Visualizer

จำลองการกระจายตัวของ Die บนเวเฟอร์ขนาด 300mm, ดูการจัดกลุ่ม Bin Codes (Pass/Fail) และวิเคราะห์ Yield ทางสถิติในเบราว์เซอร์

เปิดห้องแล็บ Wafer Map →