SEMICONDUCTOR — DEEP DIVE

VCO & PLL Synthesis:
VCO & PLL Synthesis

ENGINEERING

01 บทนำ: Pll Vco คืออะไร

ในโครงสร้างของระบบสื่อสารไร้สาย (RF Transceiver) Voltage-Controlled Oscillator (VCO) ถือเป็นหัวใจสำคัญในบล็อก PLL (Phase-Locked Loop) ทำหน้าที่สร้างสัญญาณคลื่นพาหะ (Carrier Signal) ที่มีความถี่คงที่และมีสัญญาณรบกวนเฟส (Phase Noise) ต่ำที่สุดเท่าที่จะเป็นไปได้

ความสำคัญของ VCO อยู่ที่การแปลงแรงดันควบคุม (Control Voltage) ให้กลายเป็นสัญญาณไซน์ที่มีความถี่แปรผันตามอินพุต ซึ่งหากการออกแบบ VCO ไม่ดีพอ จะส่งผลโดยตรงต่อค่า Error Vector Magnitude (EVM) และประสิทธิภาพโดยรวมของระบบสื่อสาร ทำให้การรับส่งข้อมูลในมาตรฐานอย่าง 5G หรือ Wi-Fi 6 เกิดความผิดพลาดได้

📍 CAREER ROADMAP CONTEXT

STAGE 03 — RF CIRCUIT DESIGN: LNA, Mixer, PA & PLL
LNA topologies (CS inductive source degeneration, cascode) — NF, gain, linearity (IIP3) tradeoff; mixer (Gilbert cell, passive mixer); PA classes (A/AB/B/E/F) — PAE, Psat, ACPR; VCO (LC-tank, ring) & PLL (charge-pump, type-II)
Tools: Cadence SpectreRF (PSS, PAC, PNOISE, PXF analyses)
Related: LNA Design (NF & IIP3) · PA Design (Classes & PAE) · Mixer & Frequency Conversion
Path: RF / Analog IC Engineer

02 หลักการพื้นฐาน

หลักการทำงานของ VCO ขึ้นอยู่กับการรักษาสภาวะสั่น (Oscillation) ตามเงื่อนไขของ Barkhausen Criterion โดยที่ลูปเกนต้องมีขนาดเท่ากับ 1 และเฟสรวมต้องเป็น 360 องศา ใน LC-tank VCO ความถี่จะถูกกำหนดโดยสมการ $f_{osc} = \frac{1}{2\pi\sqrt{L_{tank}C_{tank}}}$

ปัจจัยด้านฟิสิกส์ที่สำคัญคือค่า Quality Factor (Q) ของอุปกรณ์ใน LC-tank ซึ่งส่งผลโดยตรงต่อ Phase Noise ตามสมการของ Leeson: $L(\Delta\omega) = 10 \log \left[ \frac{2kTR}{P_{sig}} \left( 1 + \left( \frac{\omega_0}{2Q\Delta\omega} \right)^2 \right) \right]$ ยิ่ง Q สูงขึ้น สัญญาณรบกวนเฟสที่ระยะห่างจากความถี่พาหะ (Offset Frequency) จะยิ่งต่ำลง ซึ่งเป็นสิ่งที่ผู้ออกแบบวงจร IC ให้ความสำคัญสูงสุด

03 วิธีการและเทคนิค

กระบวนการออกแบบ VCO ในเชิงอุตสาหกรรมเริ่มต้นจากการเลือก Topology ของวงจร โดยทั่วไปนิยมใช้ NMOS Cross-Coupled Pair เนื่องจากมีอัตราขยายที่เป็นลบ (Negative Transconductance) เพื่อชดเชยการสูญเสียในถัง LC และรักษาระดับ Amplitude ให้เสถียร

Inductor Selection: ใช้ On-chip spiral inductor ที่มีความแม่นยำสูง แต่ต้องระวังเรื่อง Parasitic Resistance และ substrate coupling
Varactor Tuning: เลือกใช้ Accumulation-mode MOS varactors (A-MOS) เพื่อให้ได้ค่า Tuning range ที่กว้างและ linearity ที่ดีในการควบคุมความถี่
Bias Optimization: การปรับ Bias current เพื่อให้ได้ค่ากึ่งกลางระหว่างจุดเริ่มต้นการสั่น (Start-up condition) และจุดที่สัญญาณเกิดการบิดเบือน (Compression)

04 เทคนิคขั้นสูง

ในเทคโนโลยีระดับ Sub-5nm ความท้าทายหลักคือเรื่อง Flicker Noise (1/f noise) ซึ่งจะถูกแปลงเป็น Phase Noise ผ่านกระบวนการทาง Non-linear ของวงจร นอกจากนี้ปัญหาสัญญาณรบกวนผ่านสารกึ่งตัวนำ (Substrate Noise Coupling) ยังเป็นอุปสรรคสำคัญที่ทำให้ความถี่แกว่ง (Frequency Pulling)

เทคนิคขั้นสูงในการแก้ไขปัญหา ได้แก่ การใช้ Class-F VCO เพื่อลดเวลาที่ทรานซิสเตอร์อยู่ในสภาวะ Saturation ส่งผลให้ลด noise contribution ของทรานซิสเตอร์ลง หรือการใช้ Digitally Controlled Oscillator (DCO) ในสถาปัตยกรรม All-Digital PLL (ADPLL) เพื่อหลีกเลี่ยงข้อจำกัดของอนาล็อกในโหนดกระบวนการผลิตที่มีขนาดเล็กมาก

05 เครื่องมือและอุปกรณ์

ในการออกแบบและตรวจสอบ VCO ผู้ออกแบบจำเป็นต้องใช้ชุดซอฟต์แวร์ Cadence SpectreRF เป็นเครื่องมือหลัก ซึ่งมีฟังก์ชันวิเคราะห์ที่ซับซ้อนดังนี้:

PSS (Periodic Steady State): วิเคราะห์พฤติกรรมวงจรในสภาวะ Steady state ของวงจรออสซิลเลเตอร์
PNOISE: วิเคราะห์ Phase Noise ที่เกิดขึ้นจริงในวงจรหลังจากทำ PSS
PXF/PAC: วิเคราะห์การตอบสนองความถี่และการขยายสัญญาณในสภาวะ Transient

นอกจากนี้ในการออกแบบ Layout ยังต้องใช้ Cadence Virtuoso ร่วมกับเครื่องมือ Electromagnetic (EM) Simulation เช่น Ansys HFSS เพื่อจำลองพฤติกรรมของ Inductor และ Interconnect บนซิลิคอนให้แม่นยำที่สุดก่อนส่งไปผลิต

06 การประยุกต์ใช้ในอุตสาหกรรม

อุตสาหกรรมเซมิคอนดักเตอร์ชั้นนำอย่าง TSMC, Samsung Foundry และ Intel ให้ความสำคัญกับการพัฒนา PDK (Process Design Kit) ที่สนับสนุนการออกแบบ RFIC โดยเฉพาะ เพื่อให้การทำ Inductor และ Passives มีความแม่นยำตามโมเดลที่ตั้งไว้

ในห่วงโซ่อุปทานระดับโลก VCO เป็นส่วนประกอบสำคัญในชิป SoC (System on Chip) สำหรับสมาร์ทโฟนและอุปกรณ์ IoT ความต้องการ VCO ที่ใช้พลังงานต่ำและมีพื้นที่บนชิป (Die area) ขนาดเล็ก เป็นแรงผลักดันหลักให้เกิดการทำวิจัยในระดับโครงสร้างวงจรและการเปลี่ยนผ่านจาก Analog PLL ไปสู่ ADPLL เพื่อตอบสนองต่อตลาดอุปกรณ์สื่อสารที่เน้นการประหยัดพลังงานและการเชื่อมต่อที่รวดเร็ว