SemiMatrix / TOPICS / VCO & PLL SYNTHESIS
RF & CLOCK GENERATION CIRCUITS

VCO & Phase-Locked Loop (PLL) Synthesis
LC-Tank Oscillators, Leeson/Hajimiri Phase Noise & Fractional-N Delta-Sigma

อ่าน 30 นาที อัปเดต 2026–2028 Standard RFIC & Mixed-Signal Design

เจาะลึกสถาปัตยกรรมการสร้างสัญญาณนาฬิกาและความถี่สูงในไอซี: เกณฑ์บาร์กเฮาเซิน (Barkhausen Criterion), วงจรสั่น LC-Tank Negative-gm, ทฤษฎี Phase Noise ตามแบบจำลองของ Leeson และ Hajimiri ISF, กลไกการขจัด Dead-Zone ใน PFD, การคำนวณ Loop Filter Type-II เพื่อค่า Damping และ Phase Margin สูงสุด, สถาปัตยกรรม Fractional-N พร้อม MASH Delta-Sigma Modulator และการเปลี่ยนผ่านสู่วงจร All-Digital PLL (ADPLL) ในยุคซับ 2 นาโนเมตร

01 บทบาทของ PLL & Frequency Synthesizer ในชิปยุคใหม่

Phase-Locked Loop (PLL) คือระบบควบคุมแบบป้อนกลับ (Feedback Control System) ที่ทำหน้าที่ซิงโครไนซ์ความถี่และเฟสของสัญญาณนาฬิกาภายในชิป (On-Chip Clock) ให้ล็อกตรงกับสัญญาณอ้างอิงภายนอกที่มีความเสถียรสูง (เช่น คริสตัลออสซิลเลเตอร์ $25\text{–}50\text{ MHz}$)

ในชิประบบบนชิป (SoC) และชิปสื่อสารไร้สาย PLL มีหน้าที่สำคัญ 2 ประการหลัก:

  • Clock Generation & Distribution: ทวีคูณความถี่ (Frequency Multiplication) จากคริสตัลออสซิลเลเตอร์ขึ้นสู่ความถี่ระดับกิกะเฮิรตซ์ ($3\text{–}6\text{ GHz}$) เพื่อจ่ายเป็นสัญญาณนาฬิกาหลักให้กับคอร์ซีพียู, จีพียู, และหน่วยความจำความเร็วสูง (DDR5 / LPDDR5X / HBM3E)
  • RF Local Oscillator (LO) Synthesis: สร้างคลื่นพาหะความถี่สูงที่มีความบริสุทธิ์สูงยิ่งยวดสำหรับวงจรมิกเซอร์ในระบบสื่อสาร 5G NR, 6G, Wi-Fi 7, และเรดาร์ยานยนต์ 77 GHz FMCW Automotive Radar
💡
The Jitter-Phase Noise Relationship
ในโดเมนความถี่ เราวัดความไม่สมบูรณ์ของสัญญาณนาฬิกาด้วย Phase Noise ($\mathcal{L}(f)$ ในหน่วย $\text{dBc/Hz}$) และในโดเมนเวลา เราวัดด้วย Timing Jitter ($\sigma_t$ ในหน่วย Femtoseconds) ซึ่งทั้งสองค่าคือสิ่งเดียวกันในสองมิติ ในระบบรับส่งข้อมูลระดับ 112G/224G SerDes หรือ 6G RF ค่า RMS Jitter รวมจะต้องถูกควบคุมให้ต่ำกว่า $100\text{ fs}$ เพื่อป้องกันไม่ให้สัญญาณ Eye Diagram ปิดตัวลง
📍 CAREER ROADMAP CONTEXT
STAGE 03 — RF CIRCUIT DESIGN: LNA, Mixer, PA & PLL
LNA topologies, mixer design, PA classes, VCO (LC-tank, ring) & PLL (charge-pump, type-II, fractional-N delta-sigma) — การจำลองด้วย SpectreRF PSS/PNOISE
Tools: Cadence SpectreRF, Keysight ADS, Ansys HFSS
Related: RF Front-End Blocks · Analog IC Fundamentals · RF Passives & Inductors
Path: RFIC Engineer, SerDes PLL Architect, Mixed-Signal Design Lead

02 วงจรกำเนิดสัญญาณ LC-Tank VCO และเกณฑ์บาร์กเฮาเซิน

วงจรที่จะเริ่มสั่นและรักษาระดับแอมพลิจูดได้อย่างต่อเนื่องต้องเป็นไปตาม Barkhausen Stability Criterion:

BARKHAUSEN CRITERION FOR STEADY-STATE OSCILLATION
$$ |H(j\omega_0)| = 1, \quad \angle H(j\omega_0) = 0^\circ \text{ (or } 360^\circ \times k) $$
เมื่อ $|H(j\omega)|$ คืออัตราขยายของวงรอบ (Loop Gain) — ในสภาวะเริ่มต้นสั่น (Start-up) อัตราขยายวงรอบจะต้องมีขนาดมากกว่า 1 เสมอ ($|H| \ge 2\text{–}3$) เพื่อขยายสัญญาณรบกวนความร้อน (Thermal Noise) ให้เติบโตจนถึงแอมพลิจูดที่อิ่มตัว

วงจร Negative-gm Cross-Coupled LC-VCO

ในถังเรโซแนนซ์ LC-Tank ตัวเหนี่ยวนำออนชิป (Spiral Inductor $L$) และตัวเก็บประจุปรับค่าได้ (Varactor $C$) จะมีความต้านทานสูญเสียอนุกรม ($R_s$) ซึ่งแปลงเป็นความต้านทานขนานเทียบเท่า $R_p \approx \frac{\omega^2 L^2}{R_s} = Q^2 R_s$ วงจรคู่ทรานซิสเตอร์ Cross-Coupled จะสร้างความนำไฟฟ้าลบ (Negative Conductance $-G_m$) เพื่อชดเชยการสูญเสียนี้:

NEGATIVE CONDUCTANCE & START-UP CONDITION
$$ G_{active} = -\frac{g_{m1,2}}{2} \implies g_{m1,2} \ge \frac{2}{R_p} = \frac{2}{Q \omega_0 L} $$
เพื่อความปลอดภัยในการผลิตที่ต้องเผชิญกับ PVT variation วิศวกรจะกำหนดให้ $g_m$ เริ่มต้นมีขนาดอย่างน้อย $2.5\text{–}3$ เท่าของค่าขีดจำกัดวิกฤต ($g_m \ge 2.5 \times G_{tank}$)
VARACTOR TUNING
Accumulation-Mode MOS Varactor (A-MOS)
สร้างบน N-Well ด้วยโครงสร้าง nMOS ป้องกันการเกิด Inversion Layer ให้เส้นโค้งการปรับความจุ $C(V_{ctrl})$ ที่ราบเรียบ เป็นเชิงเส้นสูง และให้ค่า Quality Factor ($Q$) สูงกว่า Inversion-mode Varactor แบบเดิม
FREQUENCY COVERAGE
Switched-Capacitor Bank (Cap-Bank)
แบ่งการจูนความถี่ออกเป็น 2 ชั้น: อาร์เรย์สวิตช์ตัวเก็บประจุแบบดิจิทัล (Coarse Digital Tuning) เพื่อเลือกย่านความถี่กว้าง และตัววารัคเตอร์แอนะล็อกขนาดเล็ก (Fine Analog Tuning) เพื่อคงค่า $K_{VCO}$ ให้มีขนาดพอเหมาะ ลดความไวต่อสัญญาณรบกวนบนรางควบคุม

03 ทฤษฎี Phase Noise (แบบจำลองของ Leeson และ Hajimiri ISF)

Phase Noise ($\mathcal{L}(\Delta\omega)$) แสดงถึงความไม่บริสุทธิ์ของความถี่คลื่นพาหะ เกิดจากการที่สัญญาณรบกวนทางความร้อนและฟลิกเกอร์มอดูเลตเข้าสู่เฟสของสัญญาณสั่น:

LEESON'S EMPIRICAL PHASE NOISE MODEL
$$ \mathcal{L}(\Delta\omega) = 10 \log_{10} \left[ \frac{2 F k T}{P_{sig}} \left( 1 + \left( \frac{\omega_0}{2 Q \Delta\omega} \right)^2 \right) \left( 1 + \frac{\Delta\omega_{1/f^3}}{|\Delta\omega|} \right) \right] $$
เมื่อ $P_{sig}$ คือกำลังงานของสัญญาณในถังเรโซแนนซ์, $Q$ คือค่าตัวประกอบคุณภาพของ LC-Tank, $\Delta\omega$ คือระยะห่างความถี่จากพาหะ (Offset Frequency), และ $F$ คือค่า Noise Factor ของวงจรแอกทีฟ

แบบจำลอง Hajimiri Time-Variant Model & ISF

Ali Hajimiri ได้เสนอทฤษฎีใหม่ที่อธิบายว่า "ผลกระทบของสัญญาณรบกวนต่อเฟสขึ้นอยู่กับจังหวะเวลาที่สัญญาณรบกวนแทรกเข้ามาในรูปคลื่น (Time-Varying Nature)":

  • หากมีประจุรบกวนฉีดเข้ามา ณ จุดยอดคลื่น (Voltage Peak): จะเปลี่ยนเฉพาะแอมพลิจูด แต่ไม่เปลี่ยนเฟสเลย (Phase Error = 0)
  • หากมีประจุฉีดเข้ามา ณ จุดตัดศูนย์ (Zero-Crossing): จะทำให้ตำแหน่งของเฟสเลื่อนทันที ก่อให้เกิด Phase Noise สูงสุด

ฟังก์ชันความไวต่ออิมพัลส์ Impulse Sensitivity Function (ISF: $\Gamma(t)$) พิสูจน์ว่าหากรูปคลื่นมีความสมมาตรสูง (Symmetric Waveform โดยที่ค่าเฉลี่ย $\Gamma_{dc} = 0$) สัญญาณรบกวนความถี่ต่ำ ($1/f$ Flicker Noise) จะไม่ถูกอัปคอนเวิร์ตขึ้นมากลายเป็น Phase Noise ย่าน $1/f^3$ ส่งผลให้โครงสร้าง Complementary CMOS LC-VCO (nMOS + pMOS Cross-Coupled) มีสัญญาณรบกวนเฟสต่ำกว่าวงจรที่ใช้ nMOS เพียงอย่างเดียว

04 วงจรตรวจจับเฟสและชาร์จปั๊ม (PFD & Charge Pump Architecture)

วงจร Phase Frequency Detector (PFD) แบบใช้ฟลิปฟลอปคู่ทำหน้าที่ตรวจจับทั้งความแตกต่างของความถี่และเฟสระหว่างสัญญาณอ้างอิง ($F_{ref}$) และสัญญาณป้อนกลับ ($F_{div}$):

THE DEAD-ZONE PROBLEM
การขจัดปัญหา Dead-Zone ใน PFD
เมื่อความแตกต่างของเฟสมีค่าน้อยมาก พัลส์คำสั่ง UP และ DN จะแคบเกินกว่าที่สวิตช์ชาร์จปั๊มจะเปิดได้ทัน ทำให้ลูปสูญเสียการควบคุม (Dead-Zone) นำไปสู่การเกิด Phase Jitter สูง แก้ไขด้วยการใส่ หน่วงเวลาดีเลย์ (Delay Element $\tau_{rst}$) ในเส้นทาง Reset ของเกต AND เพื่อบังคับให้สัญญาณ UP และ DN เปิดค้างพร้อมกันสั้นๆ อย่างน้อย $300\text{–}500\text{ ps}$
CURRENT MISMATCH
Charge Pump Current Mismatch & Spurs
$$ I_{up} \ne I_{dn} \implies \Delta V_{ctrl} \text{ periodic ripple} $$ หากกระแสชาร์จและกระแสคายไม่เท่ากัน จะเกิดกระแสชดเชยไหลเป็นจังหวะทุกคาบ $F_{ref}$ ก่อให้เกิดริปเปิลบนแรงดันควบคุม นำไปสู่การเกิดสัญญาณรบกวนด้านข้างที่เรียกว่า Reference Spurs (Spurious Tones)

05 การออกแบบ Loop Filter และเสถียรภาพลูปปิด (Type-II 3rd-Order PLL)

ตัวกรองความถี่ต่ำผ่าน (Loop Filter) ทำหน้าที่แปลงพัลส์กระแสจากชาร์จปั๊มให้เป็นแรงดันไฟตรงที่ราบเรียบ ($V_{ctrl}$) และเป็นตัวกำหนดเสถียรภาพของระบบลูปปิดทั้งหมด:

LOOP FILTER IMPEDANCE & OPEN-LOOP TRANSFER FUNCTION
$$ Z_{LF}(s) = \frac{1 + s R_1 C_1}{s (C_1 + C_2) \left( 1 + s R_1 \frac{C_1 C_2}{C_1 + C_2} \right)} \approx \frac{1 + s R_1 C_1}{s C_1 (1 + s R_1 C_2)} $$
$$ G_{open}(s) = \frac{I_{CP}}{2\pi} \cdot Z_{LF}(s) \cdot \frac{K_{VCO}}{s} \cdot \frac{1}{N} $$
เมื่อ $I_{CP}$ คือกระแสชาร์จปั๊ม, $K_{VCO}$ คือความชันของ VCO ($\text{rad/s}\cdot\text{V}$), และ $N$ คืออัตราส่วนหารความถี่ของตัวหารหลัก (Feedback Divider)

ตัวต้านทาน $R_1$ สร้างตำแหน่ง Zero ($\omega_z = \frac{1}{R_1 C_1}$) เพื่อดึงเฟสกลับมาให้ระบบมีเสถียรภาพ และตัวเก็บประจุ $C_2 \approx \frac{1}{5}\text{–}\frac{1}{10} C_1$ ทำหน้าที่สร้าง Pole ที่สอง ($\omega_{p2} \approx \frac{1}{R_1 C_2}$) เพื่อช่วยกรองริปเปิลความถี่ $F_{ref}$ โดยการออกแบบที่ดีจะกำหนดให้ความถี่ตัดกัน (Loop Bandwidth $\omega_c$) อยู่ที่จุดกึ่งกลางทางเรขาคณิตระหว่าง Zero และ Pole เพื่อให้ได้ Phase Margin สูงสุด ($\ge 55^\circ\text{–}65^\circ$)

06 สถาปัตยกรรม Fractional-N PLL และ Delta-Sigma Modulation

ใน Integer-N PLL ความละเอียดของความถี่เอาต์พุตจะถูกจำกัดให้เท่ากับความถี่อ้างอิง ($f_{step} = F_{ref}$) หากต้องการสเต็ปที่ละเอียดมาก จะต้องลด $F_{ref}$ ลง ซึ่งส่งผลให้ Loop Bandwidth ต้องแคบลง ทำให้การล็อกช้าและ Phase Noise ของ VCO ไม่ถูกกรอง

Fractional-N PLL แก้ปัญหานี้โดยการทำให้อัตราส่วนการหารเฉลี่ยเป็นเลขทศนิยมได้ ($N_{avg} = N + \frac{K}{2^M}$):

FRACTIONAL NOISE SHAPING
MASH Delta-Sigma Modulator (DSM)
การสลับค่าตัวหารไปมาระหว่าง $N$ และ $N+1$ จะสร้างสัญญาณรบกวนการควอนไทซ์ (Quantization Noise) มหาศาล วงจร MASH 1-1-1 (3rd-Order DSM) จะทำหน้าที่ผลักดันสัญญาณรบกวนนี้ (Noise Shaping) ไปกองอยู่ที่ย่านความถี่สูงมากๆ ซึ่งเป็นบริเวณที่ตัวกรอง Loop Filter สามารถกดให้หายไปได้อย่างสมบูรณ์
BENEFITS
Wide Bandwidth & Fast Locking
ช่วยให้สามารถใช้ความถี่อ้างอิง $F_{ref}$ สูงระดับ $100\text{ MHz}$ ขึ้นไปได้ ขยายแบนด์วิดท์ของลูปได้กว้างขึ้น 10 เท่า ลดเวลาล็อก (Lock Time < 10 μs) และช่วยกดทับ Phase Noise ของ VCO ในย่าน In-Band ได้อย่างมหาศาล

07 การเปลี่ยนผ่านสู่วงจร All-Digital PLL (ADPLL) ในโหนดระดับ Sub-2nm

ในเทคโนโลยีการผลิตระดับก้าวหน้าต่ำกว่า 3 นาโนเมตร แรงดันไฟเลี้ยง $V_{DD}$ ลดลงเหลือเพียง $0.65\text{–}0.75\text{ V}$ และทรานซิสเตอร์มีกระแสรั่วไหลผ่านเกตออกไซด์สูง ทำให้การสร้างวงจรแอนะล็อกชาร์จปั๊มและตัวเก็บประจุ Loop Filter ขนาดใหญ่เผชิญกับความยากลำบาก อุตสาหกรรมจึงมุ่งหน้าสู่ All-Digital PLL (ADPLL):

บล็อกการทำงาน การนำไปใช้ใน Classical Analog PLL การแทนที่ใน All-Digital PLL (ADPLL)
Phase Detection PFD ฟลิปฟลอป + Analog Charge Pump Time-to-Digital Converter (TDC): แปลงความต่างของเวลาเป็นรหัสดิจิทัลไบนารีด้วยความละเอียดระดับเฟมโตวินาที ($t_{res} < 1\text{ ps}$)
Loop Filter ตัวต้านทานและตัวเก็บประจุขนาดใหญ่ (Passive RC Filter) Digital Loop Filter (DLF): คำนวณผ่านสมการผลต่างดิจิทัล (Proportional-Integral DSP blocks) ย่อขนาดตามกฎมัวร์ กินพื้นที่ต่ำ และไม่มีกระแสรั่วไหลเลย
Controlled Oscillator Analog LC-VCO ควบคุมด้วยแรงดัน $V_{ctrl}$ Digitally-Controlled Oscillator (DCO): ควบคุมความถี่โดยตรงด้วยเวกเตอร์บิตดิจิทัลผ่านสวิตช์ไบนารีของ Cap-Bank ขนาดจิ๋ว

08 ระเบียบวิธีการจำลองในระดับอุตสาหกรรม (SpectreRF Simulation Flow)

เนื่องจากวงจร VCO และ PLL มีพฤติกรรมเป็นแบบไม่เป็นเชิงเส้นและมีการสลับสถานะตลอดเวลา (Large-Signal Periodic Time-Varying) การจำลองในเครื่องมืออย่าง Cadence SpectreRF จึงต้องใช้ระเบียบวิธีเฉพาะทาง:

  • Periodic Steady-State (PSS): คำนวณหาคำตอบของรูปคลื่นคงตัวในโดเมนเวลาโดยอาศัยวิธี Shooting Newton หรือ Harmonic Balance แทนการรัน Transient ยาวๆ
  • Periodic Noise (PNOISE): จำลองสัญญาณรบกวนเฟส (Phase Noise $\text{dBc/Hz}$) โดยคำนึงถึงการมอดูเลตและการแปลงผันความถี่ของ Noise จากความถี่ต่างๆ (Noise Folding) ข้ามฮาร์มอนิกส์
  • Jitter Extraction (.measure): อินทิเกรตเส้นโค้ง Phase Noise ตั้งแต่ $10\text{ kHz}$ ถึง $100\text{ MHz}$ เพื่อคำนวณค่า Root-Mean-Square Jitter: $$\sigma_{rms} = \frac{1}{2\pi f_0} \sqrt{2 \int_{f_1}^{f_2} 10^{\mathcal{L}(f)/10} df}$$
// QUICK CONCEPT CHECK
ตามแบบจำลอง Hajimiri Time-Variant Phase Noise Model หากมีสัญญาณรบกวนทางความร้อนแทรกเข้ามาในวงจร LC-VCO ณ จังหวะที่รูปคลื่นแรงดันอยู่ที่จุดยอดสูงสุด (Peak Amplitude) จะส่งผลต่อ Phase Noise ของวงจรอย่างไร?