OPC & SRAF:
OPC & SRAF
01 บทนำ: Opc คืออะไร
Optical Proximity Correction (OPC) คือเทคนิคการปรับแก้รูปแบบของ Layout ในระดับนาโนเมตร เพื่อชดเชยความผิดเพี้ยนที่เกิดขึ้นในกระบวนการ Photolithography เนื่องจากขีดจำกัดทางทัศนศาสตร์ (Optical Diffraction) เมื่อขนาดของวงจร (Critical Dimension, CD) เล็กลงกว่าความยาวคลื่นของแสงที่ใช้ (เช่น 193nm Immersion DUV) แสงจะเกิดการเลี้ยวเบนและแทรกสอด ทำให้ภาพที่ตกบน Photoresist ไม่เหมือนกับต้นฉบับใน GDSII
หากปราศจาก OPC รูปแบบของวงจรที่มีความหนาแน่นสูงจะเกิดข้อบกพร่อง เช่น มุมที่มน (Corner Rounding), เส้นที่ขาดหาย หรือการเชื่อมติดกันของลายวงจร (Line-to-line bridging) ดังนั้น OPC จึงถือเป็นหัวใจสำคัญที่ทำให้ Moore's Law ยังคงดำเนินต่อไปได้โดยการยืดอายุการใช้งานเครื่อง DUV Scanner ให้สามารถพิมพ์ลายวงจรที่เล็กกว่าความยาวคลื่นแสงได้หลายเท่าตัว
Optical lithography (DUV 193nm immersion), photoresist chemistry (positive/negative), BARC, OPC, SRAF, overlay measurement, CD-SEM — สู่ EUV 13.5nm
Equipment: ASML scanner, KLA overlay tool, CD-SEM (Hitachi)
Path: Process / Fab Engineer
02 หลักการพื้นฐาน
พื้นฐานของ OPC ตั้งอยู่บนหลักการ Diffraction-Limited Imaging ตามสมการของ Rayleigh คือ $CD = k_1 \frac{\lambda}{NA}$ โดยที่ $CD$ คือความกว้างต่ำสุดของลายวงจร, $\lambda$ คือความยาวคลื่น, $NA$ คือ Numerical Aperture และ $k_1$ เป็นค่าสัมประสิทธิ์ที่ขึ้นอยู่กับกระบวนการทางทัศนศาสตร์ เมื่อเราพยายามลด $CD$ ให้ต่ำลงโดยที่ $\lambda$ คงที่ $k_1$ จะต้องลดลงจนเข้าสู่จุดที่ไม่สามารถสร้างภาพที่คมชัดได้
ในการแก้ไขปัญหานี้ นักออกแบบจะใช้เทคนิคทางทัศนศาสตร์เพื่อควบคุมการแพร่กระจายของแสง (Light Interference) โดยการเพิ่มรูปร่างเสริม เช่น Serifs (ส่วนยื่นที่มุม) หรือ Hammerheads เพื่อชดเชยการสูญเสียพลังงานที่ขอบของลายวงจร นอกจากนี้ยังใช้ SRAF (Sub-Resolution Assist Features) ซึ่งเป็นเส้นเล็กๆ ที่ไม่ปรากฏบน Wafer แต่ช่วยเพิ่มความคมชัด (Process Window) ในการพิมพ์ลายหลักให้เสถียรขึ้น
03 กระบวนการและขั้นตอน
กระบวนการออกแบบ OPC ในอุตสาหกรรมเริ่มต้นจากการสร้าง Optical Model ที่แม่นยำเพื่อจำลองพฤติกรรมของแสง (Aerial Image Simulation) และ Resist Model เพื่อคำนวณการตอบสนองของสารเคมี Photoresist เมื่อได้รับแสง ข้อมูลเหล่านี้จะถูกป้อนเข้าสู่ระบบ EDA เพื่อคำนวณหาจุดที่ต้องปรับแก้ (Iteration) โดยมีขั้นตอนหลักคือ:
- Rule-based OPC: ใช้กฎพื้นฐานในการแก้ไขรูปทรงตามขนาดและระยะห่าง เหมาะสำหรับการแก้ไขเบื้องต้น
- Model-based OPC (MBOPC): เป็นการใช้สมการทางคณิตศาสตร์คำนวณการเลี้ยวเบนของแสงจริงเพื่อหาจุดที่ต้องแก้ไขแบบ Pixel-by-pixel
- Verification & Sign-off: หลังจากปรับแก้แล้ว ต้องใช้เครื่องมือ LVS/DRC Verification เพื่อตรวจสอบว่ารูปแบบที่แก้ไขไม่ละเมิดกฎการผลิตและสามารถทำงานได้ตาม Function ที่ออกแบบไว้
04 เทคนิคขั้นสูง
ในโหนดการผลิตระดับ 5nm หรือต่ำกว่า (sub-5nm) ซึ่งต้องใช้ EUV Lithography (13.5nm) เทคนิค OPC ได้พัฒนาไปสู่ Inverse Lithography Technology (ILT) ซึ่งเปลี่ยนจากการปรับเปลี่ยนรูปร่างแบบดั้งเดิมไปเป็นการคำนวณแบบ Pixel-based ในเชิงคณิตศาสตร์ขั้นสูง เพื่อหา Pattern ที่ดีที่สุดที่ให้ภาพผลลัพธ์ใกล้เคียงอุดมคติมากที่สุด
ความท้าทายในยุคนี้คือ Stochastic Effects หรือความไม่แน่นอนของจำนวนโฟตอนและปฏิกิริยาเคมีใน Photoresist ซึ่งส่งผลต่อความหยาบของขอบลายวงจร (Line Edge Roughness - LER) และความแม่นยำในการวางตำแหน่ง (Overlay Control) การผสาน OPC เข้ากับ Machine Learning เพื่อทำนายความผิดพลาดแบบล่วงหน้าจึงเป็นมาตรฐานใหม่ในการทำ Fab Engineering เพื่อลดต้นทุนของการทำ Re-masking
05 เครื่องมือและอุปกรณ์
อุตสาหกรรมเซมิคอนดักเตอร์พึ่งพาเครื่องมือระดับ Enterprise จากยักษ์ใหญ่ด้าน EDA ได้แก่ Synopsys (Proteus) และ Cadence (Litho Physical Analyzer) ซึ่งเป็นมาตรฐานในการทำ Simulation และ OPC synthesis นอกจากนี้ยังมี Mentor Graphics (Siemens) Calibre ที่ได้รับการยอมรับว่าเป็น Industry Standard ในการทำ sign-off ขั้นสุดท้าย
ในฝั่งฮาร์ดแวร์และการวัดผล (Metrology) จำเป็นต้องใช้ ASML Scanner ร่วมกับ KLA Corporation ในการวัด Overlay เพื่อตรวจสอบความแม่นยำของ Mask ที่ผ่านการทำ OPC และใช้ Hitachi CD-SEM ในการวัดขนาดลายวงจรจริง (Critical Dimension) หลังกระบวนการ Etch เพื่อ Feedback ข้อมูลกลับไปปรับปรุง Model ให้มีความแม่นยำสูงขึ้น (Model Calibration)
06 การประยุกต์ใช้ในอุตสาหกรรม
ในโรงงานผลิตชิปชั้นนำ (Foundry) เช่น TSMC, Samsung, และ Intel กระบวนการ OPC คือจุดตัดสินความเป็นตายของอัตรา Yield (Yield Rate) หาก OPC ออกแบบมาไม่ดีจะส่งผลต่อความหนาแน่นของทรานซิสเตอร์และประสิทธิภาพการใช้พลังงานของชิปโดยตรง การทำ OPC ที่ซับซ้อนขึ้นหมายถึงระยะเวลาที่ใช้ในการคำนวณ (Compute Time) ที่มากขึ้น ซึ่งต้องใช้ Data Center ขนาดใหญ่สนับสนุน
ในระดับห่วงโซ่อุปทานโลก ความสามารถในการทำ OPC ขั้นสูงเปรียบเสมือนเกราะป้องกันความได้เปรียบทางการแข่งขัน (Competitive Edge) ของบริษัทผู้ผลิตชิป เนื่องจากมันช่วยให้สามารถผลิตชิปที่ซับซ้อนที่สุดสำหรับ AI และ Data Center ได้บนโหนดการผลิตที่จำกัด การลงทุนในบุคลากรด้าน Process Integration ที่เข้าใจทั้ง Lithography และ EDA Design จึงเป็นกลยุทธ์สำคัญของ Fab Engineer ในยุคนี้