SEMICONDUCTOR — DEEP DIVE

Transmission Lines & Matching:
Transmission Lines & Matching

ENGINEERING

01 บทนำ: Tx Lines คืออะไร

ในโลกของการออกแบบวงจรรวมความถี่วิทยุ (RFIC) Transmission Lines (Tx Lines) ไม่ใช่เพียงแค่ลวดเชื่อมต่อ แต่เป็นองค์ประกอบพื้นฐานที่ทำหน้าที่ควบคุมการเดินทางของสัญญาณแม่เหล็กไฟฟ้าบนชิป

เมื่อความถี่การทำงานเพิ่มสูงขึ้นจนถึงระดับ GHz การวิเคราะห์ด้วยกฎของ Kirchhoff แบบเดิมจะไม่เพียงพออีกต่อไป เราต้องใช้ Distributed Circuit Theory เพื่อทำความเข้าใจว่าสัญญาณมีการเปลี่ยนแปลงเฟสและแอมพลิจูดอย่างไรในขณะเคลื่อนที่ผ่านโลหะนำสัญญาณ การทำความเข้าใจ Tx Lines จึงเป็นด่านแรกที่สำคัญที่สุดสำหรับ RF/Analog IC Engineer เพื่อรักษา Signal Integrity และป้องกันการสะท้อนของสัญญาณ (Reflections) ที่เกิดจากความไม่เข้ากันของอิมพีแดนซ์

📍 CAREER ROADMAP CONTEXT

STAGE 01 — FOUNDATION: RF Fundamentals & Transmission Line Theory
S-parameters (S11/S21/S12/S22), Smith chart matching, VSWR, transmission lines (microstrip/stripline/CPW), Friis formula, cascaded noise figure, link budget; MOSFET RF parameters — gm, fT, fmax, NF, IIP3
Tools: Keysight ADS, Cadence Spectre; VNA for S-param measurement
Related: Device Physics for RF · MOSFET fT, fmax & Noise · S-Parameters & Smith Chart
Path: RF / Analog IC Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ Tx Lines คือสมการโทรเลข (Telegrapher's Equations) ที่อธิบายความสัมพันธ์ระหว่างแรงดันและกระแสผ่านพารามิเตอร์กระจายตัว $R, L, G, C$ ต่อหน่วยความยาว สำหรับ Microstrip หรือ CPW บนชิป เราพิจารณาค่า Characteristic Impedance ($Z_0$) ซึ่งคำนวณได้จาก $Z_0 = \sqrt{\frac{R + j\omega L}{G + j\omega C}}$

ในเชิงทฤษฎี RF เราใช้ Smith Chart เป็นเครื่องมือหลักในการทำ Impedance Matching เพื่อลด VSWR (Voltage Standing Wave Ratio) โดยมีเป้าหมายคือให้ $S_{11}$ (Return Loss) มีค่าต่ำที่สุดเพื่อให้เกิดการส่งผ่านพลังงานสูงสุด ($S_{21}$ สูงสุด) นอกจากนี้ การเข้าใจพฤติกรรมของ Lossy lines ในซิลิคอนยังเป็นเรื่องวิกฤต เนื่องจากค่าความต้านทานของโลหะที่บางลงส่งผลกระทบโดยตรงต่อ Attenuation constant ($\alpha$) ซึ่งส่งผลต่อ Link Budget ของระบบโดยรวม

03 วิธีการและเทคนิค

กระบวนการออกแบบ Tx Lines ในขั้นตอน Back-End-of-Line (BEOL) ของโรงงานผลิต (Foundry) มักเริ่มต้นจากการเลือกชั้นโลหะ (Metal Stack) ที่มีความหนาและระยะห่างจาก Ground Plane ที่เหมาะสม เพื่อควบคุม $Z_0$ ให้ได้ตามมาตรฐาน 50 โอห์ม วิศวกรจะใช้เทคนิค Electromagnetic (EM) Simulation เพื่อสกัดค่าพารามิเตอร์ปรสิต (Parasitic Extraction) ออกมาเป็นโครงสร้างแบบ Distributed

ขั้นตอนการออกแบบประกอบด้วย: 1. การกำหนดรูปทรงโครงสร้าง (Microstrip, Stripline, หรือ CPW) 2. การวิเคราะห์ผลกระทบของ Substrate Coupling ซึ่งเป็นสัญญาณรบกวนผ่านซิลิคอน 3. การคำนวณผ่าน VNA (Vector Network Analyzer) เพื่อตรวจสอบ S-parameters จริงเทียบกับผลจำลอง และ 4. การทำ Matching Network โดยใช้ทั้ง Lumped elements (Inductors/Capacitors) และ Distributed elements เพื่อชดเชยการสูญเสียที่เกิดขึ้นจริงในระหว่างการผลิต

04 เทคนิคขั้นสูง

เมื่อเราเข้าสู่โหนดเทคโนโลยี Sub-5nm ปัญหาเรื่อง Skin Effect และความขรุขระของผิวโลหะ (Surface Roughness) กลายเป็นอุปสรรคสำคัญที่ทำให้ค่าความสูญเสีย (Insertion Loss) สูงขึ้นอย่างรวดเร็วที่ความถี่ระดับ mmWave

Advanced Solution: การใช้เทคนิค Shielded Coplanar Waveguides (G-CPW) และการเลือกใช้วัสดุ Dielectric ที่มีค่า Dielectric Loss tangent ต่ำลง รวมถึงการปรับปรุงโลหะประเภท Copper หรือ Ruthenium ที่มี resistivity ต่ำในระดับนาโนเมตร คือหัวใจสำคัญของการรักษา Signal Integrity ในยุคถัดไป

นอกจากนี้ การจัดการกับ Electromigration ในสายสัญญาณที่มีความหนาแน่นกระแสสูง (High Power RF) ยังคงเป็นโจทย์ท้าทายที่ต้องใช้การทำ Multiphysics Simulation (Thermal + EM) ร่วมกัน

05 เครื่องมือและอุปกรณ์

ในอุตสาหกรรมเซมิคอนดักเตอร์ การออกแบบ Tx Lines จำเป็นต้องใช้ซอฟต์แวร์ระดับ High-end เพื่อความแม่นยำสูงสุด:

Keysight ADS (Advanced Design System): มาตรฐานอุตสาหกรรมสำหรับการวิเคราะห์ EM และทำ System-level simulation (Link Budget, NF, IIP3)
Cadence Spectre RF: เครื่องมือหลักสำหรับการวิเคราะห์วงจร RF ในระดับทรานซิสเตอร์ (Transient, PSS, Pnoise)
Ansys HFSS: ใช้สำหรับการวิเคราะห์ 3D EM full-wave สำหรับโครงสร้างที่ซับซ้อน
Metrology: การใช้ VNA จาก Keysight หรือ Rohde & Schwarz ร่วมกับ Probe Station เพื่อวัดค่า S-parameters ของชิปต้นแบบในระดับ Wafer-level

06 การประยุกต์ใช้ในอุตสาหกรรม

ความเชี่ยวชาญด้าน Tx Lines คือตัวชี้วัดความสามารถในการแข่งขันของโรงงานอย่าง TSMC, Intel และ Samsung โดยเฉพาะในผลิตภัณฑ์กลุ่ม 5G Transceivers และ High-speed SerDes สำหรับ Data Center

การที่ Foundries มี PDK (Process Design Kit) ที่แม่นยำสำหรับการจำลอง Tx Lines ช่วยลดเวลาในการทำ Tape-out สำหรับลูกค้า Fabless หากการจำลองไม่แม่นยำเพียงพอ จะนำไปสู่การสูญเสียมหาศาลจากการทำ Revision ใหม่ ซึ่งส่งผลโดยตรงต่อ Supply chain ของสมาร์ทโฟนและอุปกรณ์เครือข่ายทั่วโลก การควบคุมพารามิเตอร์ RF เหล่านี้จึงเป็นหัวใจหลักของความสำเร็จในอุตสาหกรรมเซมิคอนดักเตอร์ยุคปัจจุบัน