SEMICONDUCTOR — DEEP DIVE

On-Chip Inductor & Capacitor:
On-Chip Inductor & Capacitor

ENGINEERING

01 บทนำ: Rf Passives คืออะไร

ในสถาปัตยกรรม RFIC (Radio Frequency Integrated Circuit) การออกแบบ RF Passives เช่น Inductor และ Capacitor ถือเป็นหัวใจสำคัญที่กำหนดประสิทธิภาพของระบบ ทั้งในด้าน Gain, Noise Figure และ Power Efficiency โดยเฉพาะที่ความถี่สูงขึ้นไปจนถึงระดับ mmWave คุณสมบัติของ Passive components ไม่ได้ขึ้นอยู่กับโครงสร้างทางเรขาคณิตเพียงอย่างเดียว แต่ยังขึ้นอยู่กับปฏิสัมพันธ์กับ Substrate และโลหะรอบข้างอย่างหลีกเลี่ยงไม่ได้

การเข้าใจการออกแบบ RF Passives จึงไม่ใช่เพียงการลากเส้น Layout แต่คือการทำความเข้าใจผลกระทบของ Parasitics และการทำ EM Simulation เพื่อทำนายพฤติกรรมที่แท้จริงก่อนการผลิตจริง การควบคุม Q-factor และ Self-Resonant Frequency (SRF) คือตัวบ่งชี้สำคัญที่วิศวกรต้องจัดการ เพื่อให้แน่ใจว่าสัญญาณจะไม่สูญเสียหรือผิดเพี้ยนไปในระหว่างการเดินทางผ่าน Chip

📍 CAREER ROADMAP CONTEXT

STAGE 04 — LAYOUT & EM SIMULATION: RF Layout & Electromagnetic Simulation
On-chip inductor design (Q factor, self-resonant frequency), MIM/MOM capacitor, RF layout rules — guard rings, substrate tie, EM shielding, multi-finger MOSFET; EM simulation (HFSS 3D FEM, ADS Momentum, Sonnet) สำหรับ passive extraction ที่แม่นยำ
Tools: Cadence Virtuoso RF layout, ANSYS HFSS, Keysight ADS Momentum
Related: RF Layout Techniques · EM Simulation (HFSS/Momentum) · Parasitic Extraction for RF
Path: RF / Analog IC Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ On-chip Inductor คือการแลกเปลี่ยนระหว่างความเหนี่ยวนำ (Inductance) และความสูญเสีย (Losses) โดย Q-factor นิยามจาก $ Q = \omega \cdot \frac{L_s}{R_s} $ ซึ่งในกระบวนการ CMOS จะถูกจำกัดด้วยความต้านทานของโลหะ (Series Resistance) และ Eddy Current ที่เกิดขึ้นใน Substrate พื้นฐานทางฟิสิกส์ระบุว่ากระแสที่ไหลผ่านขดลวดจะเหนี่ยวนำสนามแม่เหล็ก ซึ่งจะไปกระตุ้นให้เกิดกระแสไหลวนใน Substrate ที่มีความต้านทานจำกัด ส่งผลให้เกิดพลังงานความร้อนสูญเสีย

สำหรับตัวเก็บประจุแบบ MIM (Metal-Insulator-Metal) และ MOM (Metal-Oxide-Metal) การเลือกใช้โครงสร้างขึ้นอยู่กับความหนาแน่นของ Capacitance ($C = \epsilon_r \epsilon_0 A / d$) โดย MOM capacitor จะใช้ประโยชน์จาก fringe capacitance ระหว่างชั้นโลหะ ซึ่งมักจะมี Q-factor ที่ดีกว่าที่ความถี่สูง แต่ต้องแลกมาด้วยพื้นที่ Layout ที่มากกว่าและการคำนวณ Parasitic extraction ที่ซับซ้อนขึ้นอย่างมาก

03 วิธีการและเทคนิค

ขั้นตอนการออกแบบ RF Passive เริ่มต้นจากการเลือก Stack ของโลหะ (Metal Layer) ที่หนาที่สุด เพื่อลดค่า Series Resistance จากนั้นจึงเข้าสู่การทำ RF Layout โดยยึดหลักการดังนี้:

Guard Rings & Substrate Ties: เพื่อป้องกันสัญญาณรบกวนผ่าน Substrate (Substrate Coupling)
Symmetry: การรักษาความสมมาตรของตัวนำเพื่อลด Common-mode noise
Multi-finger MOSFETs: การจัดวาง Gate finger เพื่อลด Gate resistance ($R_g$) ในส่วนของ Matching network

เมื่อ Layout เสร็จสิ้น ต้องทำการทำ Electromagnetic (EM) Simulation เสมอ โดยการนำ GDSII เข้าสู่เครื่องมือเช่น HFSS เพื่อสกัดค่า Parasitics ที่เกิดจาก Coupling และผิวของตัวนำ (Skin effect) ข้อมูลเหล่านี้จะถูกนำไปสร้างเป็น S-parameter Model เพื่อรวมเข้ากับ Schematic Simulation ในขั้นตอนถัดไป

04 เทคนิคขั้นสูง

ในยุค Sub-5nm เทคโนโลยีชั้นโลหะมีความบางและซับซ้อนมากขึ้น ส่งผลให้ Skin effect มีบทบาทเด่นชัดขึ้นที่ความถี่สูง การทำ EM simulation จึงต้องปรับโมเดล Mesh ให้มีความละเอียดระดับ Mesh element ที่เล็กกว่าความหนาของ Skin depth $ \delta = \sqrt{\frac{2\rho}{\omega\mu}} $ มิเช่นนั้นค่า Q-factor ที่คำนวณได้จะคลาดเคลื่อนอย่างมหาศาล

นอกจากนี้ เทคโนโลยีขั้นสูงยังเผชิญกับปัญหา Substrate Loss ที่รุนแรงในระดับ RF ทำให้ทางเลือกใหม่ๆ เช่นการใช้ Deep Trench Isolation (DTI) หรือการทำ Backside Power Delivery (BPDN) ถูกนำมาประยุกต์ใช้เพื่อแยกส่วน Passive ออกจากสัญญาณรบกวนของดิจิทัลวงจร ช่วยให้สามารถเพิ่มความแม่นยำและประสิทธิภาพของ RF front-end ได้ในพื้นที่ที่จำกัดมาก

05 เครื่องมือและอุปกรณ์

กระบวนการทำงานในอุตสาหกรรมอาศัยชุดเครื่องมือจากพันธมิตร EDA ชั้นนำ:

Cadence Virtuoso: มาตรฐานหลักสำหรับการวาง Layout และการเชื่อมต่อกับ Schematic สำหรับ RFIC
ANSYS HFSS & Keysight ADS Momentum: ใช้สำหรับทำ 3D Full-wave EM Simulation เพื่อวิเคราะห์พฤติกรรมของโครงสร้าง Passive แบบแม่นยำสูง
Calibre (Siemens EDA): ใช้สำหรับ Physical Verification (DRC/LVS/PEX) เพื่อให้มั่นใจว่า Passive ที่ออกแบบสอดคล้องกับ Foundry Design Rules

การใช้เครื่องมือเหล่านี้ร่วมกับ Process Design Kit (PDK) จาก Foundry อย่าง TSMC หรือ Samsung ถือเป็นหัวใจที่ทำให้การออกแบบ First-pass success เป็นไปได้จริง

06 การประยุกต์ใช้ในอุตสาหกรรม

ความต้องการวงจร RF ในปัจจุบันถูกขับเคลื่อนด้วยเทคโนโลยี 5G/6G และ IoT ซึ่งกระตุ้นให้ Foundries อย่าง TSMC, Intel และ Samsung เร่งพัฒนา RF-SOI (Silicon-on-Insulator) และเทคโนโลยี FinFET เฉพาะทางสำหรับ RF โดยเฉพาะการจัดวาง RF Passive ในพื้นที่ที่จำกัดบน Die ขนาดจิ๋วเป็นความท้าทายที่ส่งผลโดยตรงต่อต้นทุนการผลิต

การเข้าใจการออกแบบ RF Passive ไม่เพียงแต่ช่วยให้ออกแบบชิปได้ดี แต่ยังเป็นทักษะที่ขาดไม่ได้ในอุตสาหกรรม Semiconductor ระดับสากล วิศวกรที่เชี่ยวชาญด้านนี้เปรียบเสมือน "สถาปนิกทางสัญญาณ" ที่ทำหน้าที่เชื่อมต่อระหว่างโลกอนาล็อกและดิจิทัล ทำให้ข้อมูลสามารถสื่อสารผ่านอากาศได้อย่างไร้รอยต่อในเครือข่ายระดับโลก