SEMICONDUCTOR — DEEP DIVE

Photonic Integration:
Photonic Integration

ENGINEERING

01 บทนำ: Photonic คืออะไร

ในยุคที่กฎของมัวร์ (Moore's Law) เผชิญกับขีดจำกัดทางฟิสิกส์ การขยับข้ามโหนด 2nm ไปสู่ยุค Beyond Silicon ต้องการนวัตกรรมที่เปลี่ยนโครงสร้างพื้นฐานของทรานซิสเตอร์แบบเดิมไปสู่ CFET (Complementary FET) ซึ่งเป็นการซ้อนทับกันของ n-type และ p-type device ในแนวตั้ง (3D Stacking) เพื่อเพิ่มความหนาแน่นของ Logic gate ให้สูงที่สุดเท่าที่จะเป็นไปได้

เทคโนโลยี Photonic-electronic integration ร่วมกับ 2D materials เช่น MoS₂ หรือ WSe₂ เข้ามามีบทบาทสำคัญในการลดการใช้พลังงานในระดับ Interconnect และแก้ปัญหาการรั่วไหลของกระแสไฟ (Short-channel effects) ที่เกิดจากขนาดช่องนำสัญญาณที่บางในระดับอะตอม นี่คือหัวใจสำคัญของวิศวกรรมเซมิคอนดักเตอร์ยุคใหม่ที่เน้นทั้งการประมวลผลประสิทธิภาพสูง (HPC) และ Neuromorphic Computing เพื่อจำลองการทำงานของสมองมนุษย์

📍 CAREER ROADMAP CONTEXT

STAGE 06 — FUTURE NODES: Beyond 2nm: 2D Materials & Neuromorphic
CFET (2D/3D stacked nCFET+pCFET); 2D materials (MoS₂, WSe₂) สำหรับ monolayer channel; graphene nanoribbon (GNR) interconnects; negative capacitance FET (NC-FET); neuromorphic computing (memristor/ReRAM); photonic-electronic integration
Tools: TCAD, DFT/ab-initio simulation (VASP), IRDS 2024 beyond Si chapter
Related: CFET Architecture · 2D Materials (MoS₂ / WSe₂) · Neuromorphic & ReRAM
Path: Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ 2D materials ในช่องนำสัญญาณคือการควบคุม Bandgap ซึ่งส่งผลโดยตรงต่อค่า $I_{on}/I_{off}$ ratio สำหรับวัสดุอย่าง MoS₂ ที่มีโครงสร้างแบบ Monolayer จะให้ค่า Carrier mobility ที่สูงขึ้นในขณะที่ความหนาที่น้อยมากช่วยลดผลกระทบจาก Electrostatic control (Gate-all-around, GAA) ได้อย่างมีประสิทธิภาพ

ทางด้านทฤษฎี พื้นฐานของ Negative Capacitance FET (NC-FET) อาศัยชั้น Ferroelectric material (เช่น HfZrOₓ) มาทำหน้าที่เป็นตัวขยายแรงดันไฟฟ้าภายใน (Internal Voltage Amplification) ซึ่งขัดกับหลักการ Boltzmann tyranny ที่จำกัดค่า Subthreshold swing ($SS$) ไว้ที่ 60 mV/dec ดังสมการ:

$SS = \frac{\partial V_g}{\partial \log_{10} I_d} = 60 \left( 1 - \frac{C_{ox}}{C_{FE}} \right) mV/dec$

โดยที่ $C_{FE}$ คือค่า Negative Capacitance ของชั้น Ferroelectric ซึ่งจะช่วยให้ทรานซิสเตอร์ทำงานได้ที่แรงดันต่ำกว่าเดิมอย่างมาก

03 วิธีการและเทคนิค

กระบวนการผลิตในระดับ Future Nodes เริ่มต้นจากการใช้ Atomic Layer Deposition (ALD) เพื่อสร้างชั้น Dielectric ที่มีความแม่นยำระดับอะตอม สำหรับ CFET นั้น การทำกระบวนการ Selective Etching และ Epitaxial growth บนชั้นที่ซ้อนกันเป็นความท้าทายหลัก โดยต้องใช้เทคนิค Self-aligned patterning เพื่อป้องกันการลัดวงจรระหว่างชั้น n-type และ p-type

ในส่วนของ Neuromorphic integration การสร้าง Memristor หรือ ReRAM cell บน Back-end-of-line (BEOL) จะต้องผ่านกระบวนการจัดการ Metal-oxide switching layer (เช่น HfOₓ หรือ TaOₓ) ซึ่งต้องการการควบคุมอุณหภูมิที่เข้มงวดเพื่อไม่ให้กระทบต่อชั้น Front-end-of-line (FEOL) ที่ผลิตเสร็จไปแล้ว การใช้ Chemical Vapor Deposition (CVD) สำหรับการปลูก Graphene nanoribbon (GNR) สำหรับ Interconnect ยังคงเป็นจุดที่ต้องวิจัยเพื่อลดความต้านทานสัมผัส (Contact resistance) ให้ได้ตามมาตรฐาน IRDS

04 เทคนิคขั้นสูง

ความท้าทายสูงสุดของโหนด 2nm+ คือ Parasitic Capacitance และ Self-heating effect เนื่องจากทรานซิสเตอร์ถูกอัดแน่นในพื้นที่เล็กๆ ทำให้การระบายความร้อนกลายเป็นคอขวดที่สำคัญ การนำวัสดุกลุ่ม 2D materials มาใช้ร่วมกับโครงสร้าง CFET จะช่วยในเรื่องของช่องทางการไหลของอิเล็กตรอนที่มีประสิทธิภาพสูงขึ้น แต่ต้องแลกมาด้วยความยากลำบากในการควบคุม Interface defect density

การแก้ปัญหา Interconnect scaling ในอนาคตมุ่งเน้นไปที่การใช้ GNR หรือ Carbon Nanotubes เพื่อแทนที่ทองแดง (Cu) เนื่องจาก Cu ประสบปัญหา Electron scattering เมื่อมีขนาดเล็กลงกว่า 10nm การเปลี่ยนผ่านสู่วัสดุเหล่านี้จะช่วยรักษาความเร็วในการรับส่งสัญญาณในระดับ GHz/THz ไว้ได้ แม้จะมีความท้าทายในการผลิตระดับอุตสาหกรรมในวงกว้าง (Mass production scalability)

05 เครื่องมือและอุปกรณ์

ในการออกแบบและจำลองระบบเหล่านี้ วิศวกรจำเป็นต้องใช้ DFT (Density Functional Theory) ผ่านซอฟต์แวร์เช่น VASP หรือ Quantum Espresso เพื่อคำนวณ Band structure ของวัสดุระดับอะตอมก่อนจะนำไปใช้ใน TCAD environment สำหรับการจำลองเชิงฟิสิกส์

เครื่องมือที่เกี่ยวข้องประกอบด้วย:

EDA Tools: Synopsys Sentaurus (TCAD), Cadence Virtuoso (Custom Layout), และ Synopsys PrimeTime (Static Timing Analysis สำหรับโหนดขั้นสูง)
Manufacturing Equipment: เครื่อง ALD/CVD จาก Applied Materials และ Tokyo Electron, รวมถึงระบบ Lithography ยุค High-NA EUV จาก ASML
Metrology: เครื่องมือตรวจสอบด้วย TEM (Transmission Electron Microscopy) และ AFM (Atomic Force Microscopy) สำหรับวัดความหนาชั้น Monolayer

06 การประยุกต์ใช้ในอุตสาหกรรม

ยักษ์ใหญ่ในอุตสาหกรรมเซมิคอนดักเตอร์อย่าง TSMC, Intel และ Samsung กำลังแข่งขันกันอย่างดุเดือดในการปรับโครงสร้างจาก FinFET ไปสู่ Gate-All-Around (GAA) หรือ Nano-sheet FET และก้าวต่อไปสู่ CFET โดย Intel ได้นำเสนอนวัตกรรม PowerVia เพื่อแยกการจ่ายไฟไว้ที่ด้านหลังของเวเฟอร์ ซึ่งเป็นส่วนหนึ่งของการเตรียมความพร้อมสำหรับการรวม Photonic integration ในอนาคต

การเปลี่ยนแปลงนี้จะส่งผลกระทบโดยตรงต่อ Supply chain ทั่วโลก เนื่องจากความต้องการอุปกรณ์ Metrology ที่มีความละเอียดสูงขึ้น และวัสดุพิเศษ (High-k Dielectrics, Precursors สำหรับ ALD) ที่มีคุณสมบัติทางเคมีเฉพาะตัว การขับเคลื่อนไปสู่ Neuromorphic computing จะเป็นจุดเปลี่ยนสำคัญที่ทำให้ชิปไม่ได้เป็นเพียงหน่วยประมวลผลแบบ Digital แต่เป็นหน่วยประมวลผลที่สามารถเรียนรู้ได้ด้วยตนเอง ซึ่งจะเปลี่ยนโฉมหน้าอุตสาหกรรม AI Hardware ไปอย่างสิ้นเชิง