DIGITAL LOGIC — FUNDAMENTALS

CMOS Logic Basics:
CMOS Logic พื้นฐาน

LOGIC

01 บทนำ: CMOS คืออะไร

CMOS (Complementary Metal-Oxide-Semiconductor) เป็นเทคโนโลยีการสร้าง logic gate โดยใช้คู่ NMOS+PMOS เพื่อให้ได้วงจรที่กินไฟต่ำมากในสถานะ static เนื่องจากมี path ระหว่าง V_DD กับ GND เฉพาะตอน switching เท่านั้น

CMOS ถูกใช้ใน >99% ของ digital IC ทั่วโลก ตั้งแต่ microcontroller ไปจนถึง AI accelerator ระดับ 3nm

KEY INSIGHT
Static power ใน CMOS มาจาก leakage เท่านั้น — ต่างจาก NMOS-only logic ที่มี static path ผ่าน pull-up resistor ตลอดเวลา

📍 CAREER ROADMAP CONTEXT

STAGE 01 — FOUNDATION: Semiconductor & Circuit Fundamentals
เข้าใจ band theory, PN junction, MOSFET I-V characteristics, threshold voltage, carrier transport — พื้นฐานที่ทุก IC designer ต้องรู้
Tools: LTspice / Cadence Spectre (SPICE simulation)
Related: Device Physics · MOSFET Fundamentals · SPICE Simulation · Test & Characterization Basics
Path: IC Design Engineer, Test Engineer (ATE / DFT)

02 CMOS Inverter

CMOS Inverter คือ building block ของทุก logic gate ประกอบด้วย PMOS (pull-up) ต่อกับ V_DD และ NMOS (pull-down) ต่อกับ GND

เมื่อ Input = 0: PMOS ON, NMOS OFF → Output = 1
เมื่อ Input = 1: PMOS OFF, NMOS ON → Output = 0

SWITCHING THRESHOLD

$$ V_M = \frac{V_{DD} + V_{Tn} + V_{Tp}\sqrt{\beta_n/\beta_p}}{1 + \sqrt{\beta_n/\beta_p}} $$

Voltage Transfer Characteristic (VTC) แสดง transition region ระหว่าง V_IL กับ V_IH ที่ gain > 1

03 Logic Gates: NAND, NOR, XOR

NAND Gate (2-input): PMOS สองตัวต่อขนาน (pull-up), NMOS สองตัวต่ออนุกรม (pull-down) — เป็น universal gate สามารถสร้าง logic function ใด ๆ ได้

NOR Gate: PMOS อนุกรม, NMOS ขนาน — เป็น universal gate เช่นกัน แต่ PMOS อนุกรมทำให้ช้ากว่า NAND

XOR / XNOR: ใช้ transmission gate หรือ pass-transistor logic เพื่อลดจำนวน transistor

Gate	PMOS	NMOS	Transistors
Inverter	1	1	2
2-NAND	2∥	2 series	4
2-NOR	2 series	2∥	4

04 Power Dissipation

DYNAMIC POWER

$$ P_{dyn} = \alpha \cdot C_L \cdot V_{DD}^2 \cdot f $$

โดย α = activity factor, C_L = load capacitance, f = clock frequency

SHORT-CIRCUIT POWER

$$ P_{sc} = I_{sc} \cdot V_{DD} \cdot f $$

LEAKAGE POWER

$$ P_{leak} = V_{DD} \cdot I_{leak} $$

ที่ advanced nodes (<7nm), leakage power กลายเป็น dominant component เนื่องจาก V_T ลดลงตาม scaling

05 Noise Margin

Noise Margin High (NMH) = V_OH - V_IH
Noise Margin Low (NML) = V_IL - V_OL

ยิ่ง NM สูง วงจรยิ่งทน noise ได้ดี — CMOS มี NM ดีเพราะ output swing เต็ม rail-to-rail (0 → V_DD)

DESIGN TIP
เมื่อ V_DD ลด noise margin ก็ลดตาม — นี่คือหนึ่งในข้อจำกัดของ voltage scaling

06 Propagation Delay & Sizing

PROPAGATION DELAY

$$ t_p = 0.69 \cdot R_{eq} \cdot C_L $$

R_eq คือ equivalent resistance ของ pull-up/pull-down network — ลดได้โดยเพิ่ม W/L ratio

Logical Effort: วิธี systematic ในการ size transistor chain เพื่อ minimize delay — g = C_in(gate)/C_in(inverter)

สำหรับ NAND2: g_n = 4/3 (ช้ากว่า inverter 33%)
สำหรับ NOR2: g_p = 5/3 (ช้ากว่ามากเพราะ PMOS series)

07 Dynamic Logic & Domino

Dynamic logic ใช้ precharge + evaluate phase แทน static complementary network — ลด transistor count ได้ ~50% และเร็วกว่า static CMOS

Domino Logic: ต่อ dynamic gate กับ static inverter เพื่อให้ output monotonic (0→1 only) — cascadable แต่ต้องระวัง charge sharing, noise, clock skew

ข้อจำกัด
Dynamic logic ไวต่อ charge leakage, noise และ clock jitter — ปัจจุบันใช้น้อยลงเพราะ leakage สูงที่ advanced nodes

08 Latch & Flip-Flop

SR Latch: cross-coupled NAND/NOR — sequential element พื้นฐาน

D Latch: transparent เมื่อ CLK=1, hold เมื่อ CLK=0

D Flip-Flop: master-slave configuration — edge-triggered, sample data ที่ rising/falling edge เท่านั้น

Parameters สำคัญ: t_setup, t_hold, t_clk-to-q, metastability window