DIGITAL VLSI — FOUNDATIONAL CIRCUITS

CMOS Digital Logic Architecture
Static CMOS, Transmission Gates, Logical Effort & Sequential Circuits

อ่าน 30 นาที อัปเดต 2026–2028 Standard Digital IC & Standard Cells

เจาะลึกฟิสิกส์และสถาปัตยกรรมการออกแบบวงจรดิจิทัล CMOS: การวิเคราะห์เส้นโค้ง Voltage Transfer Characteristics (VTC), การหาเส้นทาง Euler Path เพื่อลดปรสิตในเลย์เอาต์, วงจรสวิตช์ Transmission Gate, ทฤษฎีการปรับขนาดทรานซิสเตอร์ด้วย Logical Effort, วงจร Domino Logic ความเร็วสูง และกลไก Metastability ในฟลิปฟลอปยุค FinFET/GAAFET

01 บทบาทและวิวัฒนาการของเทคโนโลยี CMOS

CMOS (Complementary Metal-Oxide-Semiconductor) คือสถาปัตยกรรมการออกแบบวงจรรวมดิจิทัลที่ครองสัดส่วนมากกว่า 99% ของชิปประมวลผลทั่วโลก ตั้งแต่ไมโครคอนโทรลเลอร์ขนาดจิ๋วไปจนถึงหน่วยประมวลผลกราฟิก (GPU) และชิป AI Accelerator ขนาดหลายหมื่นล้านทรานซิสเตอร์

หัวใจที่ทำให้ CMOS ชนะเทคโนโลยีคู่แข่งในอดีต (เช่น TTL Bipolar หรือ NMOS-Only Logic) คือหลักการ "การทำงานแบบเติมเต็มซึ่งกันและกัน (Complementary)" ระหว่างคู่ทรานซิสเตอร์ pMOS (Pull-Up Network) และ nMOS (Pull-Down Network) ซึ่งทำให้ในสภาวะคงที่ (Static State: ลอจิก 0 หรือ 1 นิ่งๆ) วงจรจะไม่มีเส้นทางกระแสไหลตรงจาก $V_{DD}$ ลงสู่กราวด์เลย ส่งผลให้พลังงานสถิต (Static Power Dissipation) มีค่าเข้าใกล้ศูนย์ในยุคแรกเริ่ม

💡

Full Rail-to-Rail Output Swing

คุณสมบัติเด่นของ Static CMOS คือระดับแรงดันเอาต์พุตสามารถสวิงได้เต็มช่วงตั้งแต่กราวด์จริง ($0\text{ V}$) ไปจนถึงแรงดันไฟเลี้ยงสูงสุด ($V_{DD}$) ทำให้มีค่า Noise Margin สูงมาก ทนทานต่อสัญญาณรบกวน และสามารถต่อลอจิกเกตเรียงต่อกันเป็นทอดๆ (Cascadability) ได้อย่างไม่จำกัด

📍 CAREER ROADMAP CONTEXT

STAGE 01 — FOUNDATION: Semiconductor & Circuit Fundamentals
เข้าใจ band theory, PN junction, MOSFET I-V characteristics, threshold voltage, carrier transport — พื้นฐานที่ทุก IC designer ต้องรู้
Tools: Cadence Virtuoso, Synopsys Custom Compiler, SPICE Simulator
Related: MOSFET Deep Dive · SPICE Simulation · VLSI Circuit Design
Path: Digital IC Designer, Standard Cell Library Developer, Memory Circuit Designer

02 โครงสร้าง CMOS Inverter และการวิเคราะห์เส้นโค้ง VTC

CMOS Inverter คือบล็อกพื้นฐานที่สุดของวงจรดิจิทัล ประกอบด้วย pMOS หนึ่งตัวต่ออยู่กับ $V_{DD}$ และ nMOS หนึ่งตัวต่ออยู่กับกราวด์ โดยขั้วเกตร่วมกันเป็น Input และขั้วเดรนร่วมกันเป็น Output

INVERTER SWITCHING THRESHOLD ($V_M = V_{in} = V_{out}$)

$$ V_M = \frac{V_{DD} - |V_{thp}| + V_{thn} \cdot \sqrt{\frac{k_n}{k_p}}}{1 + \sqrt{\frac{k_n}{k_p}}} $$

เมื่อ $k_n = \mu_n C_{ox} (W/L)_n$ และ $k_p = \mu_p C_{ox} (W/L)_p$ เพื่อให้ได้จุดสลับสถานะกึ่งกลางสมมาตร ($V_M = V_{DD}/2$) ต้องชดเชยค่าความคล่องตัวของโฮลที่ต่ำกว่าอิเล็กตรอน ($\mu_n \approx 2\text{--}3 \times \mu_p$) โดยการขยายขนาดความกว้าง pMOS ให้กว้างกว่า nMOS: $(W/L)_p \approx 2\text{–}3 \times (W/L)_n$

การวิเคราะห์ขอบเขตสัญญาณรบกวน (Noise Margins)

จากเส้นโค้ง Voltage Transfer Characteristics (VTC) จุดวิกฤต $V_{IL}$ และ $V_{IH}$ นิยามที่ตำแหน่งซึ่งความชันของอัตราขยายแรงดันเท่ากับลบหนึ่ง ($\frac{dV_{out}}{dV_{in}} = -1$):

NOISE MARGIN FORMULATIONS

$$ NM_L = V_{IL} - V_{OL} = V_{IL} - 0\text{ V} = V_{IL} $$

$$ NM_H = V_{OH} - V_{IH} = V_{DD} - V_{IH} $$

ยิ่งค่า $NM_L$ และ $NM_H$ มีขนาดใหญ่และใกล้เคียงกัน ($NM \approx 0.4 \times V_{DD}$) วงจรจะยิ่งมีความทนทานต่อสัญญาณกวนจากสัญญาณรบกวนข้ามสาย (Crosstalk) และแรงดันไฟตก (IR-Drop)

03 วงจรเกตเชิงซ้อน และการหาเส้นทาง Euler Path เพื่อสร้างเลย์เอาต์

การสร้างลอจิกฟังก์ชันแบบรวมเกต (เช่น AOI21: $Y = \overline{(A \cdot B) + C}$) ทำได้โดยการประยุกต์ใช้หลักการคู่สมมาตร (Duality):

Pull-Down Network (PDN): ใช้ nMOS — ฟังก์ชัน AND ต่ออนุกรม (Series), ฟังก์ชัน OR ต่อขนาน (Parallel)
Pull-Up Network (PUN): ใช้ pMOS — สร้างโครงสร้างสมมาตรคู่ตรงข้าม (Dual Network) ของ PDN เสมอ

LAYOUT OPTIMIZATION

Euler Path Method (กราฟออยเลอร์)

ในการวาด Layout ของ Standard Cell การแชร์แถบสารกึ่งตัวนำ (Continuous Active Diffusion) ให้เชื่อมต่อกันโดยไม่ต้องตัดขาด จะช่วยลดความจุปรสิต $C_{drain}$ ได้อย่างมหาศาล วิศวกรจะแปลงผังวงจรเป็นกราฟและหา Euler Trail ที่วิ่งผ่านทรานซิสเตอร์ทุกตัวในลำดับเดียวกันทั้งแถว pMOS และ nMOS

ASIC ADVANTAGE

AOI vs NAND/NOR Gate Count

การใช้เกต AOI22 ($Y = \overline{A B + C D}$) ใช้ทรานซิสเตอร์เพียง 8 ตัว ขณะที่การนำเกต AND สองตัวมาต่อเข้ากับ NOR หนึ่งตัวต้องใช้ทรานซิสเตอร์รวมกันถึง 14 ตัว การใช้ Complex Gate ช่วยลดพื้นที่ชิปและลด Propagation Delay ลงมากกว่า 40%

04 สวิตช์ Transmission Gates และ Pass-Transistor Logic

ในการส่งผ่านสัญญาณแอนะล็อกหรือการสร้างมัลติเพล็กเซอร์ (MUX) การใช้ทรานซิสเตอร์ตัวเดียวจะมีข้อจำกัดทางฟิสิกส์:

Single nMOS Pass Transistor: ส่งผ่านลอจิก '0' ได้สมบูรณ์แบบ ($0\text{ V}$), แต่ส่งผ่านลอจิก '1' ได้ไม่เต็ม โดยแรงดันจะตกลงเหลือเพียง $V_{DD} - V_{thn}$ เรียกว่า Weak '1'
Single pMOS Pass Transistor: ส่งผ่านลอจิก '1' ได้สมบูรณ์ ($V_{DD}$), แต่ส่งผ่านลอจิก '0' ได้ไม่เต็ม โดยแรงดันค้างอยู่ที่ $|V_{thp}|$ เรียกว่า Weak '0'

FULL-SWING CMOS TRANSMISSION GATE (TG / ANALOG SWITCH)

$$ R_{TG} = R_{nMOS} \parallel R_{pMOS} \approx \text{Constant Resistance Across Voltage Range} $$

การนำ nMOS และ pMOS มาต่อขนานกันและควบคุมด้วยสัญญาณนาฬิกาคู่นาฬิกากลับด้าน ($C$ และ $\overline{C}$) ทำให้เมื่อสัญญาณเป็นลอจิกต่ำ nMOS จะนำกระแสได้ดี และเมื่อสัญญาณเป็นลอจิกสูง pMOS จะนำกระแสได้ดี ส่งผลให้ได้สวิตช์ส่งผ่านสัญญาณแบบ Full Rail-to-Rail Swing ที่มีความต้านทานคงที่สม่ำเสมอ

05 ทฤษฎี Logical Effort และการปรับขนาดเกตเพื่อความเร็วสูงสุด

ทฤษฎี Logical Effort ที่คิดค้นโดย Ivan Sutherland และ Bob Sproull เป็นระเบียบวิธีทางคณิตศาสตร์ที่ช่วยให้วิศวกรสามารถคำนวณขนาดทรานซิสเตอร์ในสายเกต (Gate Chain) เพื่อให้ได้ค่าหน่วงเวลา (Propagation Delay) ต่ำที่สุด โดยไม่ต้องพึ่งพาการรัน SPICE ซ้ำๆ:

STAGE DELAY & EFFORT COMPONENTS

$$ d = g \cdot h + p $$

เมื่อ $g$ คือ Logical Effort (ความซับซ้อนเชิงโครงสร้างของเกตเทียบกับอินเวอร์เตอร์), $h = C_{out} / C_{in}$ คือ Electrical Effort (Fanout), และ $p$ คือ Parasitic Delay จากความจุเดรนของตัวเกตเอง

OPTIMAL PATH DELAY IN MULTI-STAGE NETWORKS

$$ F = G \cdot B \cdot H = \left( \prod_{i=1}^N g_i \right) \cdot \left( \prod_{i=1}^N b_i \right) \cdot \left( \frac{C_{load}}{C_{in}} \right) $$

$$ \hat{f} = F^{1/N} \implies D_{min} = N \cdot F^{1/N} + \sum_{i=1}^N p_i $$

ความล่าช้าจะต่ำที่สุดเมื่อทุกสเตจมีค่า Stage Effort เท่ากันหมด ($\hat{f} \approx 3.6\text{–}4.0$ สำหรับ Inverter Chain) ซึ่งเป็นที่มาของกฎ Fanout-of-4 (FO4) Delay ที่ใช้เป็นหน่วยวัดความเร็วมาตรฐานในอุตสาหกรรม

06 วงจร Dynamic Logic และ Domino Logic ความเร็วสูง

ในบล็อกประมวลผลที่ต้องการความเร็วขีดสุด (เช่น 64-bit Adder หรือ ALU ในซีพียูระดับเซิร์ฟเวอร์) สถาปัตยกรรม Dynamic Logic จะตัดโครงสร้าง pMOS Pull-Up Network ทิ้งไปทั้งหมด เหลือเพียงทรานซิสเตอร์พรีชาร์จตัวเดียว:

Precharge Phase ($\phi = 0$): ทรานซิสเตอร์ pMOS Precharge จะเปิด นำพาโนด Dynamic Node ($V_X$) ชาร์จไฟขึ้นสู่ $V_{DD}$
Evaluate Phase ($\phi = 1$): ทรานซิสเตอร์ nMOS Foot Transistor เปิด หากลอจิกอินพุตทำให้มีเส้นทางดึงกระแสลงดิน ประจุจะคายประจุ ($V_X \to 0$) แต่ถ้าไม่มีเส้นทาง ประจุจะถูกกักเก็บไว้ที่ความจุปรสิต $C_{dynamic}$

⚠️

ปัญหา Charge Sharing และการแก้ไขด้วย Weak Feedback Keeper

ในขั้นตอน Evaluate หากอินพุตบางส่วนเปิด ประจุใน $C_{dynamic}$ อาจแชร์ไปยังความจุภายในของ nMOS ทำให้แรงดันตกวูบ ($V_X < V_{DD}$) เพื่อแก้ปัญหานี้และป้องกันกระแสรั่วไหล Subthreshold Leakage วงจร Domino Logic จะต่อ Inverter ที่เอาต์พุตและติดตั้งทรานซิสเตอร์ pMOS ขนาดย่อมตัวเล็กๆ เรียกว่า Keeper Transistor ต่อขนานเพื่อคอยเติมประจุให้อยู่ที่ $V_{DD}$ ตลอดเวลา

07 ฟลิปฟลอป (Sequential Elements) และฟิสิกส์ของสภาวะก้ำกึ่ง (Metastability)

วงจรดิจิทัลแบบซิงโครนัสอาศัย Edge-Triggered D Flip-Flop (DFF) ซึ่งสร้างขึ้นจากโครงสร้าง Master-Slave Latch สองตอน:

พารามิเตอร์ไทมิ่ง	นิยามทางฟิสิกส์	ผลกระทบหากเกิดการละเมิด (Violation)
Setup Time ($t_{setup}$)	ระยะเวลาขั้นต่ำที่ข้อมูล Data ต้องนิ่งคงที่ก่อนที่ขอบสัญญาณนาฬิกา (Clock Edge) จะมาถึง เพื่อให้ Master Latch ล็อกสถานะได้สมบูรณ์	หากข้อมูลสลับสถานะกระชั้นเกินไป ฟลิปฟลอปจะจับข้อมูลไม่ทันหรือเข้าสู่สภาวะก้ำกึ่ง (Metastability)
Hold Time ($t_{hold}$)	ระยะเวลาขั้นต่ำที่ข้อมูล Data ต้องรักษาสถานะเดิมไว้ต่อไปหลังขอบสัญญาณนาฬิกาผ่านไปแล้ว เพื่อป้องกันไม่ให้ข้อมูลใหม่ไหลทะลุผ่าน	หากละเมิด วงจรจะล้มเหลวทันทีและไม่สามารถแก้ไขได้ด้วยการลดความถี่สัญญาณนาฬิกา (Catastrophic Failure)
Clock-to-Q ($t_{cq}$)	ความล่าช้าตั้งแต่ขอบสัญญาณนาฬิกาจนกระทั่งเอาต์พุต $Q$ สลับสถานะเรียบร้อย	ส่งผลโดยตรงต่อการคำนวณ Setup Slack ของสเตจถัดไป

METASTABILITY RESOLUTION & MTBF FORMULATION

$$ \text{MTBF} = \frac{e^{\frac{t_{resolve}}{\tau}}}{T_W \cdot f_{clk} \cdot f_{data}} $$

เมื่อ $\tau$ คือค่าคงที่เวลาการกู้คืนสถานะของวงจร Cross-Coupled Inverter และ $T_W$ คือหน้าต่างเวลาวิกฤต (Metastability Window) — ในวงจรข้ามโดเมนนาฬิกา (Clock Domain Crossing - CDC) ต้องใช้ 2-Stage หรือ 3-Stage Synchronizers เพื่อเพิ่มค่า MTBF ให้ยาวนานนับพันปี

08 การควบคุมการใช้พลังงานในระดับนาโนเมตรและไลบรารี Multi-Vt

ในเทคโนโลยีขั้นสูง กำลังไฟฟ้าสูญเสียรวมถูกแบ่งออกเป็นสองส่วนหลัก:

Dynamic Power ($P_{dyn} = \alpha C_L V_{DD}^2 f + I_{sc} V_{DD} f$): แปรผันตรงกับกำลังสองของแรงดันไฟเลี้ยง $V_{DD}^2$ และความถี่
Leakage Power ($P_{leak} = V_{DD} \cdot I_{leak}$): เกิดจากกระแสรั่วไหลข้ามเกต (Gate Tunneling), กระแสรั่วไหลใต้แรงดันเริ่มทำงาน (Subthreshold Leakage), และ Band-to-Band Tunneling (BTBT) ซึ่งในโหนดระดับต่ำกว่า 5nm คิดเป็นมากกว่า 40–50% ของพลังงานทั้งหมด

🎯

เทคนิค Multi-Vt Cell Swapping ในขั้นตอน Physical Synthesis

โรงงานผลิตจะเตรียม Standard Cell Library ที่มีขนาด Layout เท่ากันทุกประการ แต่มีค่า Threshold Voltage ต่างกัน:

LVT / eLVT (Low / Extra-Low Vt): ความเร็วสูงสุด ใช้เฉพาะในเส้นทางวิกฤต (Critical Timing Paths) แลกกับกระแสรั่วไหลสูง
SVT (Standard Vt): จุดสมดุลระหว่างความเร็วและกระแสรั่วไหล
HVT / uHVT (High / Ultra-High Vt): ความเร็วต่ำสุด แต่กระแสรั่วไหลต่ำมาก ใช้กับวงจร 80–90% ที่เหลือซึ่งมี Slack เหลือเฟือ เพื่อกดการกินไฟสถิตของชิปให้ต่ำที่สุด

// QUICK CONCEPT CHECK

เหตุใดเกต 2-input NOR จึงมีค่า Logical Effort ($g = 5/3$) สูงกว่าเกต 2-input NAND ($g = 4/3$) ส่งผลให้เกต NOR ทำงานช้ากว่าในวงจร CMOS?