        // HARDWARE DESCRIPTION LANGUAGE
      

HDL & Logic Gates Sandbox

ทดลองออกแบบวงจรดิจิทัลด้วย Verilog จำลองสัญญาณไฟฟ้าด้วย Waveform Generator และวิเคราะห์ลอจิกเกตพื้นฐานได้สดๆ บนหน้าเว็บโดยไม่ต้องตั้งโปรแกรม

🔌 1. Digital Logic Gate Sandbox

Select Gate Type / เลือกลอจิกเกต

Toggle Inputs / เปลี่ยนค่าตัวแปรต้น:

Truth Table / ตารางความจริง:

Input A	Input B	Output Y

💻 2. Verilog Code Playground

Select Design Template / เลือกแม่แบบวงจร

💡 กด Compile เพื่อจำลองสัญญาณไฟฟ้า

📊 Dynamic Waveform Telemetry